华东理工大学EDA的课件

1、欢迎大家交流!通信工程教研室Email: changhongmuMobile:要参考文献1、Verilog数字系统设计教程 ，夏宇闻 ，北京航空航天大学出版.2、Verilog HDL 与数字ASIC设计基础，罗杰，华中科技大学出版社。 3、 Verilog HDL Primer （Second Edition），J.Bhasker.4、Xilinx FPGA/CPLD设计手册,王杰 等 著,人民邮电出版社 .5、 数字逻辑基础与Verilog设计(原书第二版)机械工业出版社 (加)S. Brown等著, 夏闻宇等译相关网站http:/www.A http:/www.

2、X http:/http:/ 课程目标和学习方法目标：初步掌握FPGA/CPLD的设计方法和流程。初步掌握xilinx ISE平台的使用。 初步掌握和较熟练使用Verilog硬件描述语言的能力。学习方法：以工程实践为基础，通过开发板使同学们在短期内掌握FPGA设计方法。考核方法平时成绩总成绩的0%期末考试成绩占总成绩的0%相关专业名词EDA：Electronic Design Automation 电子设计自动化PLD：Programmable Logic Device 可编程逻辑器件CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件FPGA：Fi

3、eld Programmable Gate Array 现场可编程门阵列VHDL：Very High Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言ASIC：Application Specific Integrated Circuit 特定用途集成电路Verilog HDL: ?SOC:System On ChipFPGA设计的知识体系CPLD/FPGA逻辑器件逻辑代数，数字电路数字系统EDA设计理论基础应用使用方法CPLD/FPGA是什么可编程逻辑器件电子器件逻辑器件实现数字逻辑功能可编程有自己设计方

4、法，编程语言特点：并行性、高吞吐量、灵活性发展趋势：高集成度、低功耗、高速度、设计抽象化FPGA的理论基础数字逻辑解决的问题：逻辑问题，计算问题，包括所有数字计算机能解决的问题数学描述：逻辑代数，布尔代数，有限状态机电路抽象：组合电路，时序电路FPGA做什么用数字系统芯片的原型验证通信：无线基站，软件无线电图像视频：压缩、预处理、3D图像处理医疗卫生，汽车电子科学计算：加密解密、基因计算军事航天：可重构计算嵌入式系统：软核、硬核CPUFPGA设计方法学EDA技术信息时代的心脏IC计算机网络-手机-物联网现代电子设计技术的核心EDAIC,CPUEDA技术计算机EDA技术的发展历程 EDA技术就是

5、以计算机为工作平台，以EDA软件工具为开发环境，以硬件描述语言为设计语言，以可编程器件为实验载体，以ASIC、SOC芯片为目标器件，以数字逻辑系统设计为应用方向的电子产品自动化的设计过程。EDA技术伴随着计算机、集成电路、电子系统设计的发展，经历了三个发展阶段。(1)CAD(ComputerAidedDesign)阶段(2)电子设计CAE(ComputerAidedEngineering)阶段(3)EDA（(Electronics Design Automation)阶段EDA技术的发展计算机：电子管（50）-晶体管（60）-集成电路（70）70年代：IC双极工艺、MOS工艺; PCB布局布线

6、，IC版图编辑80年代：IC进入CMOS时代；FPGA开始出现；PCB原理图输入、自动布局布线、PCB分析，逻辑设计、逻辑仿真、逻辑函数化简，各种硬件描述语言出现90年代：硬件描述语言标准化；EDA全面应用EDA技术进入21世纪IP形式描述与复用；SOC设计的成熟，更大规模FPGA/CPLD器件不断推出；全面EDA时代：模拟与数字，软件与硬件，系统与器件等高级硬件描述语言SystemC,SystemVerilog不断发展。EDA技术实现目标 EDA技术实现目标 1. 可编程逻辑器件 2. 半定制或全定制ASIC （1）门阵列ASIC （2）标准单元ASIC 3. 混合ASIC 硬件描述语言Ve

7、rilog HDL Verilog HDL VHDL SystemVerilog：基于Verilog，增强系统级设计及验证能力 System C： C+扩展，电子系统级建模与验证。 两者建模能力的比较 VHDL VITAL 系统级 算法级 寄存器传输级 逻辑门级 开关电路级 行为级 的抽象 VerilogHDL 与 VHDL 建 模 能 力 的 比 较 VerilogVITAL (VHDL Initiative Towards ASIC Libraries) HDL综合从自然语言转换到Verilog HDL语言算法表述自然语言综合从算法表述转换到寄存器传输级（Register Transpor

8、t Level，RTL）表述行为综合从RTL级表述转换到逻辑门(包括触发器)的表述逻辑综合从逻辑门表示转换到版图级表述(ASIC设计)，或转换到FPGA的配置网表文件， 版图综合或结构综合 结合某些因素，把设计抽象中的一种表述转化为另一种表述编译VS综合计算机程序依赖于CPUHDL综合器运行流程 EDA技术涉及面广，内容丰富，从教学和实用的角度看，主要有以下四个方面内容：首先是大规模可编程逻辑器件；其次是硬件描述语言；三是软件开发工具；四是实验开发系统。大规模可编程逻辑器件是利用EDA技术进行电子系统设计的载体；硬件描述语言是利用EDA技术进行电子系统设计的主要表达手段；软件开发工具是利用ED

9、A技术进行电子系统设计的智能化、自动化设计工具；实验开发系统是利用EDA技术进行电子系统设计的下载工具及硬件验证工具。 EDA技术的主要内容利用EDA技术进行数字逻辑系统设计，具有以下特点： 全程自动化 工具集成化 操作智能化 执行并行化 成果规范化 使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能。 EDA技术的发展趋势使仿真和设计两方面支持标准硬件描述语言、功能强大的EDA软件不断推出。电子技术全方位纳入EDA领域 EDA使得电子领域各学科的界限更加模糊，更加互为包容 更大规模的FPGA和CPLD(complex programmable logic device)器件的不断推

10、出。基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块。软件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认。单片电子系统SoC(system on a circuit)高效、低成本设计技术的成熟。EDA技术就是以大规模集成电路为载体，以硬件描述语言HDL为主要表达方式，以计算机为设计环境，利用软件开发工具自动完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和逻辑编程下载等工作，最终将设计系统集成到特定的芯片中，完成专用集成电路芯片的设计。EDA技术的特征采用硬件描述语言HDL (Hardware Descr

11、iption Language)作为设计输入，具有系统级仿真和综合能力。它是一种描述硬件电路的功能、信号连接关系及时序关系的语言。利用工具，逐层进行仿真验证，把其中的需要变为实际电路的模块组合，经过自动综合转换成门级电路网表，然后，用专用集成电路或现场可编程门阵列自动布线工具，把网表转化为要实现的具体电路布线结构。目前设计非常成熟，设计过程的各个阶段（系统级设计行为级综合功能模拟逻辑综合时序模拟-版图综合后仿真等都有很多优秀的软件工具支撑。、主要器件生产厂家和开发工具 ALTERA：20世纪90年代以后发展很快。主要产品有：MAX3000/7000、FELX6K/10K、APEX20K、ACE

12、X1K、Stratix等。其开发工具-MAX+PLUS II是较成功的PLD开发平台，最新又推出了Quartus II开发软件。Altera公司提供较多形式的设计输入手段，绑定第三方VHDL综合工具，如：综合软件FPGA Express、Leonard Spectrum，仿真软件ModelSim。 、主要器件生产厂家和开发工具XILINX：FPGA的发明者。产品种类较全，主要有：XC9500/4000Coolrunner(XPLA3)、Spartan、Vertex等系列，其最大的Vertex-II Pro器件已达到800万门。开发软件为Foundation和ISE。通常来说，在欧洲用Xilin

13、x的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。、主要器件生产厂家和开发工具Lattice-Vantis：Lattice是ISP（In-System Programmability）技术的发明者。ISP技术极大地促进了PLD产品的发展，与ALTERA和XILINX相比，其开发工具比Altera和Xilinx略逊一筹。中小规模PLD比较有特色，大规模PLD的竞争力还不够强（Lattice没有基于查找表技术的大规模FPGA），1999年推出可编

14、程模拟器件，1999年收购Vantis（原AMD子公司），成为第三大可编程逻辑器件供应商。2001年12月收购Agere公司（原Lucent微电子部）的FPGA部门。主要产品有ispLSI2000/5000/8000，MACH4/5。 、主要器件生产厂家和开发工具ACTEL：反熔丝（一次性烧写）PLD的领导者。由于反熔丝PLD抗辐射、耐高低温、功耗低、速度快，所以在军品和宇航级上有较大优势。ALTERA和XILINX则一般不涉足军品和宇航级市场。 Quicklogic：专业PLD/FPGA公司，以一次性反熔丝工艺为主，在中国地区销售量不大。 Lucent：主要特点是有不少用于通讯领域的专用IP

15、核，但PLD/FPGA不是Lucent的主要业务，在中国地区使用的人很少。 、主要器件生产厂家和开发工具ATMEL：中小规模PLD做得不错。ATMEL也做了一些与Altera和Xilinx兼容的片子，但在品质上与原厂家还是有一些差距，在高可靠性产品中使用较少，多用在低端产品上。Clear Logic：生产与一些著名PLD/FPGA大公司兼容的芯片，这种芯片可将用户的设计一次性固化，不可编程，批量生产时的成本较低。 WSI：生产PSD（单片机可编程外围芯片）产品。这是一种特殊的PLD，如最新的PSD8xx、PSD9xx集成了PLD、EPROM、Flash，并支持ISP（在线编程），集成度高，主要

16、用于配合单片机工作。 、主要器件生产厂家和开发工具Altium：提供Actel、Altera、Lattice和Xilinx四家PLD/FPGA器件的通用跨厂商开发平台，最新推出了Altium Designer 10 软件中集成了Aldec HDL仿真功能。 顺便提一下：PLD（可编程逻辑器件）是一种可以完全替代74系列及GAL、PLA的新型电路，只要有数字电路基础，会使用计算机，就可以进行PLD的开发。PLD的在线编程能力和强大的开发软件，使工程师可以几天，甚至几分钟内就可完成以往几周才能完成的工作，并可将数百万门的复杂设计集成在一颗芯片内。PLD技术在发达国家已成为电子工程师必备的技术。 、

17、EDA工具软件及分类按主要功能或主要应用场合，分为电路设计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具及其它EDA软件 电子电路设计与仿真工具电子电路设计与仿真工具包括PICE/PSPICE；multiSIM7；Matlab；SystemView；MMICAD LiveWire、Edison、Tina Pro Bright Spark等SPICE（Simulation Program with Integrated Circuit Emphasis）：是由美国加州大学推出的电路分析仿真软件，是20世纪80年代世界上应用最广的电路设计软件，1998年被定为美国国家标准。设计工具PCB

18、（Printed-Circuit Board）设计软件种类很多，如Protel、Altium Designer、OrCAD、Viewlogic、PowerPCB、Cadence PSD、MentorGraphices的Expedition PCB、Zuken CadStart、Winboard/Windraft/Ivex-SPICE、PCB Studio、TANGO、PCBWizard（与LiveWire配套的PCB制作软件包）、ultiBOARD7（与multiSIM2001配套的PCB制作软件包。设计工具IC设计工具很多，其中按市场所占份额排行为Cadence、Mentor Graphic

19、s和Synopsys。这三家都是ASIC设计领域相当有名的软件供应商。其它公司的软件相对来说使用者较少。中国华大公司也提供ASIC设计软件（熊猫2000）；另外近来出名的Avanti公司，是原来在Cadence的几个华人工程师创立的，他们的设计工具可以全面和Cadence公司的工具相抗衡，非常适用于深亚微米的IC设计按用途对IC设计软件介绍 设计输入工具 这是任何一种EDA软件必须具备的基本功能。像Cadence的composer，viewlogic的viewdraw，硬件描述语言VHDL、Verilog HDL是主要设计语言，许多设计输入工具都支持HDL（比如说multiSIM等）。另外像A

20、ctive-HDL和其它的设计输入方法，包括原理和状态机输入方法，设计FPGA/CPLD的工具大都可作为IC设计的输入手段，如Xilinx、Altera等公司提供的开发工具Modelsim FPGA等。设计仿真工作 我们使用EDA工具的一个最大好处是可以验证设计是否正确，几乎每个公司的EDA产品都有仿真工具。Verilog-XL、NC-verilog用于Verilog仿真，Leapfrog用于VHDL仿真，Analog Artist用于模拟电路仿真。Viewlogic的仿真器有：viewsim门级电路仿真器，speedwaveVHDL仿真器，VCS-verilog仿真器。Mentor Grap

21、hics有其子公司Model Tech出品的VHDL和Verilog双仿真器：Model Sim。Cadence、Synopsys用的是VSS（VHDL仿真器）。现在的趋势是各大EDA公司都逐渐用HDL仿真器作为电路验证的工具。综合工具 综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit被Cadence公司收

22、购，为此Cadence放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express， Cadence的Synplity， Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。布局和布线 在IC设计的布局布线工具中，Cadence软件是比较强的，它有很多产品，用于标准单元、门阵列已可实现交互布线。最有名的是Cadence spectra，它原来是用于PCB布线的，后来Cadence把它用来作IC的布线。其主要工具有：Cell3，Silicon Ensemble

23、-标准单元布线器；Gate Ensemble-门阵列布线器；Design Planner-布局工具。其它各EDA软件开发公司也提供各自的布局布线工具。模拟电路仿真器 前面讲的仿真器主要是针对数字电路的，对于模拟电路的仿真工具，普遍使用SPICE，这是唯一的选择。只不过是选择不同公司的SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE现在被Avanti公司收购了。在众多的SPICE中，HSPICE作为IC设计，其模型多，仿真的精度也高。物理验证工具 物理验证工具包括版图设计工具、版图验证工具、版图提取工具等等。这方面Cadence也是很强的，其Dra

24、cula、Virtuso、Vampire等物理工具有很多的使用者。FPGA? Field Programmable Gate Array 可编程逻辑器件 适合高密度，复杂时序逻辑 供应商：Xilinx、Altera、Actel、Lattice、Quicklogic可编程IO可编程逻辑单元LUT（查找表）寄存器布线全局线（低Skew、强驱动）普通互连（长、短）专用进位链内嵌功能单元PLL/DLLRAMDSPSERDESFPGA结构XC3S50 overviewIOBLan (global、short、long)RAM&DSPDCMSwitch boxCLBXC3S50 CLB overviewL

25、UTRegister进位链FPGA设计方法与设计流程基于FPGA的层次化设计方法在FPGA设计中往往采用层次化的设计方法，分模块、分层次地进行设计描述。描述系统总功能的设计为顶层设计，描述系统中较小单元的设计为底层设计。整个设计过程可理解为从硬件的顶层抽象描述向最底层结构描述的一系列转换过程，直到最后得到可实现的硬件单元描述为止。 1.自底向上Bottom-up设计方法Bottom-up设计方法的中心思想是首先根据对整个系统的测试与分析，由各个功能块连成一个完整的系统，由逻辑单元组成各个独立的功能模块，由基本门构成各个组合与时序逻辑单元。2.自顶向下Top-down设计方法 Top-down设

26、计方法的中心思想是：系统层是一个包含输入输出的顶层模块，并用系统级、行为描述加以表达，同时完成整个系统的模拟和性能分析；整个系统进一步由各个功能模块组成，每个模块由更细化的行为描述加以表达；由EDA综合工具完成到工艺库的映射。自顶向下的设计技术 布局布线结构优化原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真FPGACPLD设计流程应用FPGA/CPLD的EDA开发流程:设计输入

27、(原理图HDL文本编辑)1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入2. HDL文本输入设计输入(原理图HDL文本编辑) 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表

28、文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。2.1.4 时序仿真与功能仿真时序仿真功能仿真 就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。 是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件

29、(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。2.1.6 硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 第一讲 Verilog 的基本概念1.1 硬件描述语言HDL硬件描述语言HDL(Hardware Description Language)是硬件设计

30、人员和电子设计自动化(EDA)工具之间的接口，其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。1.1 硬件描述语言HDL硬件描述语言利用计算机的巨大能力对用HDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入CPLD和FPGA器件中。什么是硬件描述语言具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言。这种特殊结构能够：描述电路的连接描述电路的功能在不同抽象级上描述电路描述电路的时序

31、表达具有并行性HDL主要有两种：Verilog和VHDLVerilog起源于C语言，因此非常类似于C语言，容易掌握。VHDL格式严谨。VHDL出现较晚，但标准化早。IEEE 1706-1985标准。为什么要使用硬件描述语言电路的逻辑功能容易理解；便于计算机对逻辑进行分析处理；把逻辑设计与具体电路的实现分成两个独立的阶段来操作；逻辑设计与实现的工艺无关；逻辑设计的资源积累可以重复利用；可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。1.2 Verilog HDL 的历史1.2.1 什么是Verilog HDL Verilog HDL是硬件描述语言的一种，用于数字电子系统

32、设计。设计者可用它进行各种级别的逻辑设计，可用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。 1.2 Verilog HDL 的历史1.2.2 Verilog HDL的产生及发展Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。在19841985年间，Moorby设计出了第一个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的XL算法。1990年，C

33、adence公司收购了GDA公司1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。1995年制定了Verilog HDL的IEEE标准，即IEEE1364。1.2 Verilog HDL 的历史2022/8/1265VHDL - 比VerilogHDL早几年成为I EEE标准； - 语法/结构比较严格，因而编写出的 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目1.3 Verilog HDL 和 VHDL的比较2022/8/1266Verilog HD

34、L - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写1.3 Verilog HDL 和 VHDL的比较2022/8/12671.3 Verilog HDL 和 VHDL的比较2022/8/12681.4 Verilog 目前的应用情况和适用的设计Verilog的主要应用包括：ASIC和FPGA工程师编写可综合的RTL代码高抽象级系统仿真进行系统结构开发测试工程师用于编写各种层次的测试程序用于ASIC和FPGA单元或更高层次的模块的模型开发2022/8/12691.4 Verilog 目前的应用情况和适用的设计 V

35、erilog 较为适合系统级(System)、算法级(Alogrithem)、寄存器传输级(RTL)、逻辑(Logic)、门级(Gate)和电路开关级(Switch)的设计，而对于特大型（千万门级以上）的系统级(System)设计，则VHDL更为合适。2022/8/12701.5 采用 Verilog HDL 设计复杂数字电路的优点1.5.1 传统设计方法电路原理图输入法 采用电路原理图输入法进行设计，周期长、需要专门的设计工具、需手工布线等。这种低水平的设计方法大大延长了设计周期。2022/8/1271 采用Verilog输入法，可以很容易地把完成的设计移植到不同厂家的不同芯片中去，并在不同规模应用时可以较容易地作修改。 采用Verilog输入法最大的优点是其与工艺无关性。实际上这是利用了计算机的巨大能力并