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文档简介

1、基于VHDL语言的8位RISC-CPU的设计导 师:王艳萍答辩人:梁枭龙研究背景RISC即精简指令集计算机(Reduced Instruction Set Computer)的缩写。从实现的途径看，RISC-CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。课题现实意义从IP设计技术层面看，本课题按照自顶向下(Top-Down)的设计方法，从系统级结构和模块划分到硬件描述、综合、仿真灯，研究

2、了Altera公司的MAX+plusII工具的使用，掌握了IP正向设计的基本方法，积累了宝贵经验。从RISC-CPU设计技术层面看，通过本课题的设计过程，了解掌握了MIPS指令系统CPU体系结构设计的关键技术。从嵌入式系统设计技术层面看，集成电路发展已进入IP core复用的SoC时代，8位嵌入式微处理器发展的一个重要特点是片上系统SoC化。本课题也为基于IP核的嵌入式系统设计积累了宝贵经验。从市场应用层面看，8位RISC-CPU是目前市场上同类产品占市场份额最大的一块，符合我国集成电路当前的设计水平，以它作为参与市场竞争的突破口，来提高企业的市场竞争能力和技术创新能力，是一个切实可行的方案。

3、本设计主要内容本文对RISC-CPU的架构进行了探讨，介绍了如何设计RISC-CPU，并且立足于八位的 RISC-CPU设计实例，应用硬件描述语言VHDL语言实现8位简化RISC-CPU IP软核的设计，通过对RISC-CPU结构和指令执行的分析将整个系统划分为各个功能模块，并阐明各模块间的接口信号，给出了每个模块内部设计实现的详细叙述，最后介绍对设计的综合和验证工作，给出了仿真验证数据以及时序图。RISC-CPU架构设计RISC-CPU架构介绍1时钟发生器(clkgen)：产生一系列的时钟信号送往 CPU 其他部件；2指令寄存器(register)：存储指令；3累加器(accum)：存放算术逻辑单元当前的结果，它也是算术逻辑单元双目运算中的一个数据来源；4算术逻辑单元(alu)：根据输入的 8 种不同操作码分别实现相应的加、与、读、写、异或，跳转等指令；5数据输出控制器(datactl)：控制累加器的数据输出；6状态控制器(control)：CPU 的控制核心，用于产生一系列的控制信号，启动或停止某些部件；7程序计数器(counter)：提供指令地址，

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