VHDL文本输入设计流程

STEP1：建立工作库文件夹STEP2：输入设计项目原理图/VHDL文本代码STEP3：存盘，注意原理图/文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件

STEP11：

硬件测试STEP9：引脚锁定并编译STEP8：仿真测试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程下载/配置VHDL文本输入设计流程(maxlplusII)

VHDL文本输入设计方法初步为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！1编辑输入并保存VHDL源文件新建一个设计文件使用文本输入方法设计，必须选择打开文本编辑器在文本编辑窗中输入VHDL文件并存盘建立文本编辑器对话框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必须取为：mux21a.vhd注意，要存在自己建立的文件夹中文件存盘后，关键词将改变颜色！否则文件名一定有错！2将当前设计设定为工程设定当前文件为工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变注意，此路径指向当前的工程！首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来选择编译器编译窗3选择VHDL文本编译版本号和排错设定VHDL编译版本号选择此项选择VHDL1993项选择此项项消去这里里的勾编译出错错！3选选择VHDL文本编译译版本号号和排错错确定设计计文件中中的错误误打开错误误提示窗窗错误所在在错误所在在改正错误误完成编译译！首先选择择此项，，为仿真测测试新建一个文文件时序仿真真选择波形形编辑器文文件从SNF文件中输入设计计文件的信号节节点点击“LIST”SNF文件中的信号节节点用此键选选择左窗窗中需要的的信号进入右窗窗最后点击击“OK”消去这里里的勾，，以便方便便设置输入电平平在Options菜单中消消去网格格对齐SnaptoGrid的选择(消去对对勾)选择ENDTIME调整仿真真时间区域。选择65微秒比较合适适用此键改改变仿真真区域坐标标到合适适位置。点击‘1’，使使拖黑的电平为为高电平平先点击‘‘b’，将其点为黑色色然后先点点击此处处将弹出时时钟周期期设置窗设置输入入信号‘‘b’的周期为为800ns设置输入入信号‘‘a’的周期为为2us仿真波形形文件存盘！选择仿真真器运行仿真真器4时时序仿真真mux21a仿真波形形引脚锁定定可选择键键8作为为多路选择器器的输入入“s”选择实验验电路结结构图6可选择输输出“y”的信号从从扬声器输出出信号a和b输入两个不同同频率的时钟信信号键8的引引脚名作为“s”信号键8的引引脚名对应的引引脚号选择实验验板上插有的目目标器件件扬声器引引脚号为：99信号b由“clock0””输入时钟信号号，引脚号为为：126信号a由“clock5””输入时钟信号号，引脚号为为：56注意，对对于GWAK30+板，时钟引脚脚必须查查阅以下下“时钟了了解表1”引脚对应应情况实验板位位置多多路路选择器器信号通通用用目标器器件引脚脚名目目标器件件EP1K30TC144引脚号1、键8：sPIO13272、扬声声器ySPEAKER993、时钟钟输入信信号bCLOCK01264、时钟钟输入信信号aCLOCK556选择引脚脚锁定选项项引脚窗此处输入入信号名此处输入入引脚名按键“ADD””即可注意引脚脚属性错误引脚脚名将无正确属属性！再编译一一次，将引脚信信息进去选择编程程器，准备将设设计好的半加加器文件下载载到目器件中去去编程窗在编程窗窗打开的情况下下选择下载方式式设置选择此项项下载方式下载（配配置）成功！5硬硬件测试试选择电路路模式为““6”模