数字逻辑基础 VerilogHDL语言基础

1第四章VerilogHDL语言基础24.1什么是VerilogHDL？

VerilogHDL是目前应用最为广泛的硬件描述语言。VerilogHDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。

VerilogHDL适合算法级，寄存器级，逻辑级，开关级、系统级和版图级等各个层次的设计和描述。

VerilogHDL进行设计最大的优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。3VerilogHDL模块化设计理念

VerilogHDL支持以模块集合的形式构造数字系统。利用层次化、结构化的设计方法，一个完整的硬件设计任务可以划分成若干个模块，每一个模块又可以划分成若干个子模块，子模块还可以进一步划分。各个模块可以是自主开发的模块，也可以是从商业渠道购买的具有知识产权的IP核。44．2VerilogHDL基础知识

VerilogHDL的运算符与C语言的运算符几乎完全相同，但数据类型是VerilogHDL特有的。在实际应用中，要认真体会、深入理解硬件描述语言与软件编程语言的本质区别。4．2．1VerilogHDL模块结构模块是VerilogHDL的基本单元，用于描述某个设计的功能或结构以及与其他模块通信的外部端口。模块的实际意义是代表硬件电路上的逻辑实体，每个模块都实现特定的功能。5模块的基本结构6VerilogHDL语言描述Ｆ＝ＡＢ＋ＣＤ模块结构举例

VerilogHDL模块结构完全嵌在module和endmodule关键字之间，包括四部分，即模块声明、端口定义、信号类型说明和逻辑功能定义。71．模块声明模块声明包括模块名和模块的端口列表。其格式如下：

Module模块名(端口名1／端口名2，…，端口名n)；

… ／／模块的其他部分

endmodule ／／模块结束关键字模块端口列表中端口名的排列顺序是任意的。82．端口(Port)定义端口是模块与外界或其他模块进行连接、通信的信号线。因此，对端口列表中哪些端口是输入端口、哪些端口是输出端口要进行明确说明。在VerilogHDL中有3种端口类型；输入端口、输出端口、双向端口(既可用作输入也可用作输出)。9１）用input定义输入端口，格式如下：

input[位宽]端口名1，端口名2，…，端口名n；２）用output定义输出端口，格式如下：

output[位宽]端口名1，端口名2，…，端口名n；３）用inout定义双向端口，格式如下：

inout[位宽]端口名1，端口名2，…，端口名n；使用上述3种定义格式时应注意：

．位宽的说明应遵循[n:1]或[n-1:0]的规则；．不同位宽的端口应分别定义；

．位宽说明省略时，默认值为1。103．数据(信号)类型说明在模块中用到的所有信号(包括端口信号、节点信号、中间变量等)都必须进行数据类型的定义。VerilogHDL中提供了各种信号类型，最常用的是连线型(wire)、寄存器型(reg)和参数型(parameter)。数据类型定义的实例：

reg[4：1)cout；

／／定义信号cout的数据类型为4位寄存器(reg)型

wirea，b，c；

／／定义信号a，b，c为1位连线(wire)型注意：

输入端口和双向端口不能说明为寄存器型；端口信号的数据类型说明缺省时，EDA的综合器将其默认为wire型。114．逻辑功能定义模块中的核心部分是逻辑功能的定义。

VerilogHDL提供了多种逻辑功能的定义方式，其中调用逻辑门元件(元件例化)、持续赋值语句(assign)、过程块(always)3种定义方式比较常用。相对应在模块设计中的3种描述方法：门级描述方式、数据流描述方式、行为描述方式，以及以上混合描述方式。121）通过调用逻辑门元件(元件例化)定义通过调用VerilogHDL提供的内置逻辑门元件，按照元件模型，进行它们之间的信号连接，完成逻辑电路的结构描述。采用这种方法可以将传统的电路原理图转换成VerilogHDL文本形式。例1：

andmyand3(out，a，b)例2：

andu3(f，a，b，c)；132）用持续赋值语句(assign)定义

assign语句一般用在数据流描述方式中，常用来描述组合逻辑电路的功能，称为持续赋值方式。这种描述方式比较简单，只需将传统逻辑表达式转换成符合VerilogHDL规范的表达式放在关键字assign后面即可。例如：

assignF＝～(A&B)|(C&D)；3）用过程块(always)定义行为描述方式中采用always定义逻辑功能时，可不关心电路结构，只描述电路的行为，即在某种输入情况下产生相应的输出。硬件描述语言支持与逻辑电路结构无关的行为描述。行为描述转化为具体电路结构的工作由EDA工具完成。14例、用always过程块描述一个4位计数器。

modulecounter(out，reset，clk)；

output[4：1]out；

inputreset，clk；

reg[4：1]out；

always@(posedgeclk)begin if(reset)out<=0；

elseout<=out+1；

endendmodule15164.2.2词法表示171819204．2．3数据类型数据类型(DataType)也称为变量类型。在VerilogHDL中，数据类型用来表示数字电路中的物理连线、数据存储和数据传送等物理量。

VerilogHDL中共有19种数据类型，分成连线型(NetType)和寄存器型(RegisterType)两类。

其中最常用的是wire型、reg型和parameter型。211．连线型数据用来描述电路中的各种物理连接，没有状态保持能力，输出随着输入变化而变化。必须对网络型数据进行连续的驱动。有两种驱动连线型数据的方式，一是在结构描述中将其连接到逻辑门的输出端或其他模块的输出端；另一种是用assign语句进行赋值。当没有获得驱动时，它的取值为z。

VerilogHDL中的连线型数据包括wire型、tri型、wor型、trior型、wand型、triand型、tril型、trio型、trireg型、vectored型、large型、medium型、scalared型、small型。其中，在可综合模块中最常用的是wire型。22wire型数据用来表示用assign语句赋值的组合逻辑信号。VerilogHDL模块输入输出端口信号类型说明缺省时，自动定义为wire型。

wire型变量可以用作任何表达时的输入，也可用作assign语句、元件调用语句和模块调用语句的输出。

wire型变量的取值可为0、1、X、Z。wire型数据的定义格式如下：

wire<[位宽]>数据名1，数据名2，…，数据名n；位宽遵循[n：1]或[n-1：0]规则进行说明，可定义多位的wire型向量；位宽说明缺省时，默认定义1位的wire型变量(标量)。不同位宽的wire型数据必须分别定义。23242．寄存器型数据是物理电路中数据存储单元的抽象，对应数字电路中具有状态保持作用的元件，如触发器、寄存器等。其特点是：具有记忆功能，必须明确赋值才能改变其状态，否则一直保持上一次的赋值状态。设计中，寄存器型变量只能在过程块(例如always)中，通过过程赋值语句进行赋值。换言之，在过程块(如always)内被赋值的每一个信号，都必须在数据类型说明时定义成寄存器型。在VerilogHDL中有5种寄存器型数据，它们是reg型、integer型、parameter型、real型和time型。可综合模块中使用的是integer型、reg型和parameter型。25常用寄存器型数据介绍

integer型数据是一种纯数学的抽象描述，能定义带符号的32位整型数据，不对应任何具体的硬件电路。用作for循环语句中的循环变量。格式：

integer变量名1，变量名2，…，变量名n；

reg型数据通常用作在always过程块中被赋值的信号，也可用于表达式的输入。格式：

reg<[位宽]>，数据名1，数据名2，…，数据名n；可定义多位的reg型向量；位宽说明缺省时，默认定义1位的reg型变量(标量)。不同位宽的reg型数据必须分别定义。在使用reg型数据时，可以域选或全选。26类型定义和使用举例27284．2．4VerilogHDL的运算符

VerilogHDL提供了丰富的运算符(Operators)，按功能分成9大类，包括算术运算符、逻辑运算符、位运算符、关系运算符、等式运算符、归约运算符、移位运算符、条件运算符以及拼接运算符。按运算符所带操作数的个数来区分，可分为3类：

单目运算符(unaryoperator)：带一个操作数。o-双目运算符(binaryoperator)：带两个操作数。