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文档简介

第PAGE2第PAGE2CPLD/FPGACPLD原理图。在此我们准备了如下所示的简单一个系统图。晶体用10M的有源晶体，可以的JTAG接口。电源用5转3.3V的电源模块AS1117。1个1K的排阻。8个发光管在程序运行时轮流点亮。所花时间较短，上手较快。在此我推荐学veriloghdl。具体的参考书可以看下面的提示：10M频率晶体的边沿触发，所以速度很快，为了使我们肉眼能够看的清楚其工作的/*流水灯的Verilog-HDL描述*/inputreset,CLK;output[7:0] reg[7:0]LED;//=8'b reg[17:0]buffer;//=0;regexchange; if(buffer==17'b

if(buffer==17'b 第3第3

注意：VERILOGHDL的代码编写风格，beginendC语言中的大括号{}新建立一个文件，将上面的代码粘贴上面，保存为liushui.v。注意其后缀名为*.V。6．建立工程项目文件。最好将veriloghdl源文件和工程项目文件放在一个文件包里。便于管理和查找。这里我们放在D:\cpld\liushui下面（注意在文件 免后面编译出错。其中综合工具用ISE自带的XSTverilog工具。如下图所示：第PAGE4第PAGE4项目文件中加入HDL的源文件。liushuiliushui.vHDL格式的源文件加veriloghdlveriloghdlbeginend来代替C语言标文件*.JED文件到到XC9572XLCPLD中去。点击generateprogrammingfile选择returnall,让ISE直接产生一个可以的配置文Completedprocess"GenerateProgrammingFile".字样，如果有错误或是警告，则需要根据相以上的步骤仅仅代表完成了硬件描述语言的综合成功功能，但并不表示能立刻到 13．给管脚重新管脚定义，须双击userconstrants中的assignpackages选项，意思就是打开了chipviewer框框就可以在左边看到有INPUT和OUTPUT管脚，打开下面第PAGE10第PAGE10选择generateprogrammingfile中的configuredeviece直接就可以。出现了如下的画面，直接确定，JTAG会进行扫描检测器件，直到检测到器件为止。JTAG经过扫描，检测到了一

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