计算机组成原理课件第4章2014春季

(Computer

Organization

Principles)主讲教师实验教师蒋永国()徐惠敏()For

Students

of Computer

20121计算机硬件系统组成(章节分配)运算器控制器主存储器输入设备输出设备I/O总线和 接口高速缓存虚拟存储器(磁盘设备)第一部分(2,3章)第二部分(5,6章)第三部分(,,478章)第四部分(9,10章)2第4章主存储器(目录部分)主存储器分类、技术指标和基本操作读/写存储器（随机存储器RAM）非易失性半导体存储器存储器的组成与控制多体交叉存储器3第4章主存储器处于全机中心地位存储器：存放计算机程序和数据的设备存储系统：包括存储器以及管理存储器的软硬件和相应的设备.

中心地位原因•：当前计算机正在执行的程序和数据均存放在存储器中.DMA技术和输入/输出通道技术,在存储器与输入/输出系统之间直接传送数据共享存储器的多处理机,利用存储器存放共享数据,并实现处理机之间的通信4第4章主存储器处于全机中心地位CPU寄存器组片内——Cache辅助存储器（软盘硬盘光盘）CPU芯片中片外主机系统中内部存储器（DRAM

SRAM）外部设备图0

存储器的层次化总体结构5第4章主存储器处于全机中心地位用途：存储器系统是计算机中用于存储程序和数据的部件。对其要求是：尽可能快的读写速度尽可能大的存储容量尽可能低的成本费用怎样才能同时实现这些要求呢？用多级结构的存储器系统把要用的程序和数据,按其使用的急迫和频繁程度,分块调入存储容量不同、运行速度不同的存储器中,并由硬软件来统一管理与调度。6第4章主存储器处于全机中心地位层次之间应满足的原则一致性原则：处在不同层次存储器中的同一个信息应保持相同的值，是保证正确地使用数据的最基本的要求之一，必须满足:包含性原则：存储在内层（靠近CPU）的信息一定被包含在其外层的存储介质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品。7程序运行的局部性原理.程序运行时的局部性原理表现在：在一小段时间内，最近被访问过的程序和数据很可能再次被访问在空间上这些被访问的程序和数据往往集中在一小片存储区在访问顺序上，指令顺序执行比转移执行的可能性大(大约5:1)合理地把程序和数据分配在不同存储介质中8解决方案选用生产与运行成本不同的、存储容量不同的，读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度

容量

成本方面的优势，从而达到最优性能价格比，以满足使用要求。例如，用容量更小但速度最快的SRAM芯片组成CACHE，容量较大速度适中的DRAM芯片组成

MAINMEMORY，用容量特大但速度极慢的磁盘设备构成VIRTUAL

MEMORY。91993年大型计算机的存储器系统存取速度 存储容量 存储成本CPU10ns512B1800(美分/KB)缓存20~40ns128KB72主存60~100Ns512MB5.6虚存10~20ms60~228GB0.23后援2~20M512GB~2TB0.01若能使CPU大部分时间访问高速缓存CACHE，速度最快；仅在从缓存中读不到数据时才去读主存，速度略慢但容量更大；当从主存中还读不到时才去成批量读虚存，速度很慢容量极大；这就很好地同时解决了对速度、容量、成本三个方面的需求。1011READWRITE是计算机中存储正处在运行中的程序和数据(或一部分)的部件，通过地址数据控制三类总线与其它部件连通；CPUMainMemoryAB K

位（给出地址）DB n

位（传送数据）READY地址总线AB

的位数决定了可寻址的最大内存空间，数据总线DB

的位数与工作频率的乘积正比于最高数据入出量，控制总线CB

指出总线周期的类型和本次入出操作完成的时刻。第4章主存储器位置第4章主存储器分类按存储介质分半导体器件：半导体存储器(RAM、ROM，用作主存)磁性材料：磁表面存储器(磁盘、磁带，用作辅存)光介质：光盘存储器（用作辅存）按存取方式分随机存取存储器（randomaccessmemory,RAM）存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关（主存）顺序存取存储器：存取时间和存储单元的物理位置有关（磁盘、磁带）相联存储器：按内容访问。1213第4章主存储器分类按读写性质分读写存储器（random

access

memory,RAM）静态随机存储器（SRAM）；动态随机存储器（DRAM）由于它们存储的内容断电则消失故称为易失性存储器只读存储器（read-only

memory,ROM）掩膜型ROM可编程的ROM

(programmable

ROM,

PROM)可擦写的PROM(erasable

PROM，EPROM)电可擦写的PROM

(electrically

EPROM,

EEPROM)由于其内容断电也不消失故称为非易失性存储器闪存(Flash memory)

：介于EPROM和E2PROM之间的永久性存储器14（一次存取操作后需要一定的恢复时间）主要技术指标有:主存容量,存储器存储时间和存储周期.速度存储容量(memory

capacity)：存放信息的总数，通常以字(word,字寻址)或字节(Byte,字节寻址)为单位表示存储单元的总数.“字可寻址”“字节可寻址”微机中都以字节寻址,常用单位为KB、MB、GB、TB。存储器存取时间(memoryaccesstime)：启动一次存储器操作到完成该操作所经历的时间。存储周期(memorycycletime)：连续启动两次独立的存储器操作所需间隔的最小时间.通常存储周期略大于存取时间第4章主存储器的主要技术指标第4章主存储器的主要技术指标具有合适价格的主存储器能提供信息的速度总跟不上CPU的处理速度.存储容量、速度和价格的关系：速度快的存储器往往价格较高，容量也较小。容量、速度和价格三个指标是相互制约的。15访问速度越来越快存储容量越来越大 ，每位的价格越来越便宜第4章主存储器的主要技术指标16存储器的主要性能特性比较存储器层次通用寄存器Cache主存储器磁盘存储器脱机存储器存储周期<10ns10～60ns60～300ns10～30ms2～20min存储容量<512B8KB～2MB32MB～1GB1GB～1TB5GB～10TB价格很高较高高较低低材料工艺ECLSRAMDRAM磁表面磁、光等ms（毫秒），μs（微秒），ns（毫微秒）1s=1000ms，1ms=1000

μs第4章主存储器的主要技术指标1718RAMBUS内存条DDR

内存条内存第4章主存储器的主要技术指标19硬盘磁盘片磁头马达磁头驱动辅助电路第4章主存储器的主要技术指标软盘写保护第4章主存储器的主要技术指标20第4章主存储器的主要技术指标磁带21主存储器用来暂时存储CPU正在使用的指令和数据,它和CPU的关系最为密切。

CPU通过使用AR（地址寄存器）和DR（数据寄存器）和总线与主存进行数据传送。第4章主存储器的基本操作22第4章主存储器的基本操作读操作：存储器→CPUCPU把信息字的地址送到AR,经地址总线送往主存储器.CPU发读(Read)命令.CPU等待主存储器的Ready回答信号,Ready为1,表示信息已读出经数据总线,送入DR写操作：CPU→存储器CPU把信息字的地址送到AR，经地址总线送往主存储器,并将信息字送往DR.CPU发写(Write)命令.CPU等待主存储器的Ready回答信号,Ready为1,表示信息已从DR经数据总线写入主存储器读/写Readyn23k地址总线数据总线控制总线CPUARDR主存储器4.5

读/写存储器（随机存储器RAM）24静态存储器SRAM依靠双稳态触发器电路内部交叉反馈的机制存储信息。功耗较大,速度快,作Cache。动态存储器DRAM依靠MOS电容存储电荷的原理存储信息。功耗较小,容量大,速度较快,作主存。4.5

读/写存储器（随机存储器RAM）254.5

读/写存储器（随机存储器RAM）图4.2

MOS静态存储器的存储单元2627VccT1T2T5

T3T4

T6字选择线T1、T3：MOS反相器

T2、T4：MOS反相器触发器T5、T6：控制门管字线：选择存储单元位线：完成读/写操作位线21静态存储器SRAM(1)存储单元和存储器位线1当单元未选中时,字选择线保持低电位,两条位线保持高电位,T5、T6截止，触发器和位线隔开。28字选择线为高电位,单元被选中。若原来处于

“1”态（T1导通、T2截止），有电流自位线1流向T1，位线1产生一个负脉冲（由高变低）。因T2截止，位线2不产生负脉冲。VccT3T1T4T2T5T6字选择线若触发器处于“0”态，（T1截止、

T2导通），有电流自位线2流向T2，位线2产生一个负脉冲。根据哪条

线产生负脉冲可判定存“0”还是“1”。位线2位线1读操作过程：29位线2送高电位,单元被选中时，位线2通过T6向T1栅极充电，使T1导通、而T2通过T5和位线

1放电，使T2截止），从而写入“1”。VccT3T1T4T2T5T6字选择线写“0”：位线1送高电位，位线2送低电位,单元被选中时，位线1通过

T5向T2栅极充电，使T2导通、而T1通过T6和位线2放电，使T1截止），从而写入“0”。位线2写“1”：位线1送低电位，位线1写操作过程：4.5

读/写存储器（随机存储器RAM）地址译码方式：线性译码方式：n位地址线，经过一维译码后，有2n根选择线。双向译码方式n0

1m-1304.5

读/写存储器（随机存储器RAM）–

双向译码方式：n位地址分为行、列地址分别译码...I/O....

.

.3132第4章1K静态存储器框图33SRAM存储器的特点使用双稳态触发器表示0和1代码。电源不掉电的情况下，信息稳定保持（静态）。存取速度快，集成度低（容量小），价格高。常用作高速缓冲存储器Cache。4.5

读/写存储器（随机存储器RAM）3435第4章静态存储器的主要技术参数Ⅰ读周期地址读数时间taAdr片选读时间tacs片选禁止到输出的传输延迟时间tPLHcs–>Dout地址对片选的建立时间tSUAdr–>CS图4.5

存储器芯片读数时间第4章静态存储器的主要技术参数Ⅱ写周期地址对写允许WE的建立时间tsuAdr地址对写允许WE的保持时间thAdr片选对写控制的建立时间tsucs片选对写控制的保持时间thcs输入数据对写允许的建立时间tsuDIN数据对写允许的保持时间thDIN最小写允许宽度tWWE36第4章静态存储器的主要技术参数Ⅱ写周期图4.6

描述写周期的开关参数37第4章

动态存储器(DRAM)三管存储单元图4.7

三管存储单元电路图38第4章

动态存储器(DRAM)1.存储单元和存储器原理（1）三管存储单元读出：读出数据线高电位。读出选择线高电位，T3导通。若：C存有电荷，T2导通，读出数据线通过T3,T2接地，读出电压为低电平。若C无电荷，则T2截止，读出数据线无变化39第4章

动态存储器(DRAM)1.存储单元和存储器原理（1）三管存储单元写入：写入数据线加写入信号。写入选择线加高电位，T1导通，C随写入信号而充电或放电。若T1截止，C的电压保持不变。40第4章

动态存储器(DRAM)41三管存储单元(1K位)单管存储单元(4K位)写入:字线为高电平,T导通,写1:

数据线为低电平,VDD通过T对Cs充电写0:数据线为高电平,Cs通过T放电读出:数据线预充电至高电平;当字线出现高电平

后,T导通,若原来Cs充有电荷,则Cs放电,使数据线电位下降,经放大后,读出为1;若原来Cs上无电荷,则数据线无电位变化,放大器无输出,读出为0.读出后,若原来Cs充有电荷也被放掉了,和没有充电一样,因此读出是破坏性的,故读出后要立即对单元进行“重写”,以恢复原信息第4章

动态存储器(DRAM)1.存储单元和存储器原理（2）单管存储单元写入：字线为高电平,T导通。若数据线为低（写1）且Cs上无电荷，则

Vdd通过T对Cs充电。若数据线为高（写0）且Cs上有电荷，则Cs

通过

T放电。若写入数据与原存数据相同，则Cs上电荷保持不变。42第4章

动态存储器(DRAM)1.存储单元和存储器原理（2）单管存储单元读出：数据线预充电为高电平,当字线来高电平，T导通。若Cs上有电荷，则通过T放电，使数据线电位下降。若Cs上无电荷，数据线无电位变化。在数据线上接一个读出放大器可检测出Cs上电荷的变化情况。判定存“0”还是“1”。43第4章

动态存储器(DRAM)继4K位动态存储器之后，又出现了16K位、64K位、和4M位的存储器。采用单管电路。优点：线路简单，面积小，速度快。缺点：读出是破坏性的。读出后要对单元进行“重写”以恢复原信息。需要高灵敏度的读出放大器。下面以16K×1位动态存储器为例介绍其原理。44第4章16K·1动态存储器框图45第4章16K·1动态存储器框图说明4616K=214

地址码为14位,为了减少封装引脚数,地址码分两批(每批7位)送至存储器.先送行地址,后送列地址.16K位存储单元矩阵由两个64·128阵列组成.读出信号保留在读出放大器中.读出时,读出放大器又使相应的存储单元的存储信息自动恢复(重写),所以读出放大器还用作再生放大器.再生:通过电容的充电来保存信息,但漏电阻的存在,其电荷会逐渐漏掉,从而使存储的信息丢失.因此,必须在电荷漏掉以前就进行充电,这充电过程称为再生.–读出过程就能使信息得以恢复,由于每列都有读出放大器,因此只要依次改变行地址,轮流对存储矩阵的每一行的所有单元同时进行读出,当把所有行全部读出一遍,就完成了再生第4章

动态存储器(DRAM)（2）再生再生（刷新）：为保证DRAM存储信息不遭破坏，必须在电荷漏掉以前，进行充电，以恢复原来的电荷，这一充电过程称为再生或刷新。再生：读出后信息可能被破坏，需要重写。刷新：经过一段时间后，信息可能丢失，需要重写DRAM的刷新一般应在≤2ms的时间内进行一次SRAM是以双稳态电路为存储单元的，因此不需刷新。47概念区别：再生（重写）：随机的，某个存储单元只有在破坏性读出之后才需要重写；刷新：定时的，即使许多记忆单元长期未被访问，若不及时补充电荷的话，信息也会丢失。重写是按存储单元进行的，破坏性地读出了哪个单元就只对这个单元重写，而不需要涉及其他的存储单元；而刷新则不论某个单元是否被读出均需要进行，所以是以存储体矩阵中的一行为单位进行的。第4章

动态存储器(DRAM)48第4章动态存储器的工作方式图4.10

动态存储器RAS、CAS与Adr的相互关系4950第4章动态存储器的工作方式①读工作方式(WE=1)图4.11

动态存储器读工作方式时序图51第4章动态存储器的工作方式②写工作方式(WE=0)图4.12

动态存储器写工作方式时序图52第4章动态存储器的工作方式③读-改写工作方式图4.13动态存储器读-改写工作方式的时序图53第4章动态存储器的工作方式图4.14

动态存储器页面读方式时序图④页面工作方式页面工作方式是地址分批输入的动态存储器特有的工作方式。

●速度快

●功耗小54读工作方式写工作方式读-改写工作方式在一个RAS周期内，先读出某一单元内容，然后再把新数据改写进该单元。页面工作方式保持RAS为低，改变列地址，实现对某一行的读写减少两次输入地址带来的访问延迟,访问速度提高2到3倍再生（刷新）工作方式DRAM与SRAM的比较DRAM每片容量大，引脚少;

价格低;

功率低;但速度低，须再生第4章动态存储器的工作方式第4章静态和动态存储器芯片特性SRAMDRAM存储信息触发器电容破坏性读出非是需要刷新不要需要送行列地址同时送分两次送运行速度快慢集成度低高发热量大小存储成本高低适用场合Cache内存

5556第4章非易失性半导体存储器只读存储器(ROM)掩膜式ROM，由芯片制造商在制造时写入内容可编程序的只读存储器(PROM)有熔丝式PROM，刚出厂的产品熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)可擦除可编程序的只读存储器(EPROM)产品出厂时,所有存储单元都不导通,当浮置栅注入电子后,存储单元将通导;当芯片用紫外线照射后,浮置栅上的电子将逸散,即整体擦除可用电擦除的可编程序的只读存储器(E2PROM)编程原理和EPROM同,但读写操作可按每个位或每字节进行(类似于SRAM),但每字节的写入周期要几毫秒,寿命为10万次.快闪存储器(Flash

Memory)用电擦除,但只能整体擦除或分区擦除57第4章非易失性半导体存储器1.

只读存储器(ROM)掩模式ROM由芯片制造商在制造时写入内容，只能读不能在写入。2.

可编程序的只读存储器(PROM)PROM可由用户根据需要写入内容，常见的熔丝式PROM是以熔丝的接通和断开来表示所存信息“0”和“1”的用户根据需要断开某些单元的熔丝（写入）。断开后不能再接通，因此是一次性写入的存储器。3.可擦除可编程序的只读存储器（EPROM） 为了能多次修改ROM中的内容，产生了EPROM。其基本存储单元由一个管子组成，但与其他电路相比管于内多增加了一个浮置栅。图4.15

EPROM存储单元和编程电压58第4章非易失性半导体存储器4.可电擦可编程序只读存储器（EEPROM）EEPROM的编程序原理与EPROM相同，

但擦除原理完全不同，重复改写的次数有

限制（因氧化层被磨损），一般为10万次。其读写操作可按每个位或每个字节进行，

类似于SRAM，但每字节的写入周期要几

毫秒，比SRAM长得多。59605.快擦除读写存储器（Flash

Memory）FlashMemory是在EPROM与EEPROM基础上发展起来的。第4章非易失性半导体存储器图4.16

Flash

Memory存储单元和擦除电压第4章半导体存储器的类型存储器类型种类可擦除性写机制易散失性RAM读-写存储器电，字节级电信号易散失ROM只读存储器不能掩膜位写非散失PROM只读存储器不能电信号非散失EPROM写一次读多次紫外线芯片级电信号非散失EEPROM写多次读多次电，字节级电信号非散失Flash写多次读多次电，块级电信号非散失61第4章存储器的主要应用存储器应用SRAMDRAMROMPROMEPROMEEPROMFlash

Memorycache(高速缓冲存储器)计算机主存储器固定程序,微程序控制存储器用户自编程序,用于工业控制机或电器中用户编写并可修改程序或产品试制阶段试编程序IC卡上存储信息固态盘,IC卡6263第4章DRAM的研制与发展Ⅰ近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍目前使用的类型于下；1.

增强型DRAM(EDRAM)增强型DRAM(EDRAM)改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比DRAM减少一半，而且在

EDRAM芯片中还集成了小容量的SRAMcache.2.cacheDRAM(CDRAM)其原理与EDRAM相似，其主要差别是SRAMcache的容量较大，且与真正的cache原理相同。643. EDO

DRAM扩充数据输出（extendeddata

out简称

EDO），它在完成当前内存周期前即可开始下一内存周期的操作,因此能提高数据带宽或传输率。第4章DRAM的研制与发展Ⅱ4.同步DRAM（SDRAM）

具有新结构和新接口的SDRAM已被广泛应用于计算机系统中、它的读写周期（10n～15ns）比EDO

DRAM（20ns～30ns）快，取代了EDODRAM。

典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作（选择行线和列线读出信号放大并送输出缓冲器等），因而影响了系统性能。而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过

一定数量（其值是已知的）的时钟周期后，

SDRAM完成读或写的内部操作、在此期间，处理器可以去进行其他工作，而不必等待之。65同步动态RAM•SDRAM采用成组传送方式,除了传送第一个数据需要地址建立时间和行线充电时间以外,在以后顺序读出数据时,均可省去上述时间.•SDRAM内有方式寄存器和控制逻辑,①允许设置成组传送数据长度②允许设定SDRAM接收命令到传送数据的等待时间即它有一个256字节的

EEPROM,其中存放内存的速度,容量,电压与行,列地址带宽•SDRAM有两个存储体提供了并行操作的机会.665.Rambus

DRAM(RDRAM)该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与

CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的RAS,CAS,WE和CE信号。Rambus得到

Intel公司的支持，其高档的Pentium

Ⅲ处理器采用了

Rambus

DRAM结构。67686.集成随机存储器（IRAM）将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等、片内还附加有测试电路。习惯上所说的RAM条,包括存储单元阵列,刷新逻辑,裁决逻辑,地址分时,控制逻辑及时序.30pin

SIMM

始用于8028672pin

SIMM

始用于80486168pin

DIMM

始用于Pentiun(PC66,PC100,PC133)7. ASIC

RAM根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。例如，视频存储器（videomemory）是显示专用存储器，它接收外界送来的图像信息然后向显示系统提供高速串行信息。8.DDR

SDRAM——双倍速率SDRAM69第4章半导体存储器的组成与控制存储芯片的引脚封装70常用的半导体存储器芯片有多字一位片和多字多位片，（4位、8位），如16M位容量的芯片可以有16M×1位和4M×4位等形式。一个存储器芯片的容量有限，因此，应用中需进行扩展。包括位扩展和字扩展。第4章半导体存储器的组成与控制1、位扩展从字长方向扩展2、字扩展从字数方向扩展3、字位扩展从字长和字数方向扩展第4章半导体存储器的组成与控制Ⅰ位扩展对数据位进行扩展（并联）特点：地址线、片选CS、读写控制相并联。数据线分别引出。字扩展对地址空间进行扩展（串联）71第4章

（1）位扩展72（2）字扩展字扩展指的是：增加存储器中字的数量。连接方式：将各芯片的地址线、数据线、读写控制线相应并联，由片选信号来区分各芯片的地址范围。例：用4个16K

·

8位芯片组成64K·8位的存储器。地址线0000HA15A14

A13A12

A11A10

A9A8

A7A6

A5A4

A3A2

A1A00

0

0

0

,

0

0

0

0,

0 0

0

0,

0

0

0

00

110…1111111111111111FFFFH第4章字扩展Ⅰ740000H3FFFH4000H7FFFH8000HBFFFHC000HFFFFH在同一时间内4个芯片中只能有一个芯片被选中。A15A14=00，选中第一片，A15A14=01，选中第二片，……。4个芯片的地址分配如下：第一片 最低地址0000

0000

0000

0000B0000H最高地址0011

1111

1111

1111B3FFFH第二片 最低地址0100

0000

0000

0000B4000H最高地址0111

1111

1111

1111B7FFFH第三片 最低地址1000

0000

0000

0000B8000H最高地址1011

1111

1111

1111BBFFFH第四片 最低地址11000000

0000

0000BC000H最高地址1111

1111

1111

1111BFFFFH第4章字扩展Ⅰ75第4章主存储器与CPU的连接1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码；2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法；3、分配CPU地址线。CPU地址线的低位（数量＝存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号；4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析7677(3)字位扩展如果一个存储容量为M

·N位所用芯片规格为L·K位那么这个存储器共用 个芯片例如：要组成16M·8位的存储器系统，需多少片4M

·1位的芯片？16M/4M

·8/1=32片若有芯片规格为1M

·8位则需16M/1M·8/8=

16片第4章字位扩展Ⅰ第4章例题79例：设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。要求：主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（RAM区）。请画出存储芯片的片选逻辑，存储芯片的种类、片数画出CPU与存储器的连接图。第4章例题解：首先根据题目的地址范围写出相应的二进制地址码。80第4章例题81第二步：选择芯片最小8K系统程序区←8K*8位ROM，1片16K用户程序区←8K*8位SRAM，2片；4K系统程序工作区←4K*8位SRAM，1片。第三步，分配CPU地址线。CPU的低13位地址线A12~A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11~A0与1片4K*8位SRAM芯片提供的地址线相连。第四步，译码产生片选信号。第4章例题82存储芯片的地址分配和片选CPU要实现对存储单元的访问，首先要选择存储芯片，即进行片选；然后再从选中的芯片中依地址码选择出相应的存储单元，以进行数据的存取，这称为字选。片内的字选是由

CPU送出的N条低位地址线完成的，地址线直接接到所有存储芯片的地址输入端（N由片内存储容量2N决定）。而存储芯片的片选信号则大多是通过高位地址译码后产生的。片选信号的译码方法又可细分为线选法、全译码法和部分译码法。83线选法就是用除片内寻址外的高位地址线直接（或经反相器）分别接至各个存储芯片的片选端，当某地址线信息为“0”时，就选中与之对应的存储芯片。请注意，这些片选地址线每次寻址时只能有一位有效，不允许同时有多位有效，这样才能保证每次只选中一个芯片（或组）。线选法的优点是不需要地址译码器，线路简单，选择芯片无须外加逻辑电路，但仅适用于连接存储芯片较少的场合。同时，线选法不能充分利用系统的存储器空间，且把地址空间分成了相互隔离的区域，给编程带来了一定的困难。841.线选法2.全译码法全译码法将除片内寻址外的全部高位地址线都作为地址译码器的输入，译码器的输出作为各芯片的片选信号，将它们分别接到存储芯片的片选端，以实现对存储芯片的选择。全译码法的优点是每片（或组）芯片的地址范围是唯一确定的，而且是连续的，也便于扩展，不会产生地址重叠的存储区，但全译码法对译码电路要求较高。8586所谓部分译码即用除片内寻址外的高位地址的一部分来译码产生片选信号。如用4片2K×8的存储芯片组成8K×8存储器，需要4个片选信号，因此只需要用两位地址线来译码产生。由于寻址8K×8存储器时未用到高位地址A19～A13，所以只要A12=A11=0，而无论A19～A13取何值，均选中第一片；只要A12=0，A11=1，而无论A19～A13取何值，均选中第二片……也就是说，8KRAM中的任一个存储单元，都对应有2(20-13)=27个地址，这种一个存储单元出现多个地址的现象称地址重叠。从地址分布来看，这8KB存储器实际上占用了CPU全部的空间（1MB）。每片2K×8的存储芯片有(1/4)M=256K的地址重叠区。3.部分译码2.

存储控制87在存储器中，往往需要增设附加电路、这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读/写控制逻辑等。在大容量存储器芯片中，为了减少芯片地址线引出端数目．将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。刷新逻辑是为动态MOS随机存储器的刷新准备的、通过定时刷新、保证动态MOS存储器的信息不致丢失。动态MOS存储器采用“读出”方式进行刷新、因为在读出过程中恢复了存储单元的MOS栅极电容电荷并保持原单元的内容，所以读出过程就是再生过程。通常，在再生过程中只改变行选择线地址，每次再生一行依次对存储器的每一行进行读出，就可完成对整个RAM的刷新。从上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期，一般为2ms。88刷新周期：从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止，这一段时间间隔称为刷新周期。刷新操作：即是按行来执行内部的读操作。由刷新计数器产生行地址，选择当前要刷新的行，读即刷新，刷新一行所需时间即是一个存储周期。刷新行数：单个芯片的单个矩阵的行数。对于内部包含多个存储矩阵的芯片，各个矩阵的同一行是被同时刷新的。对于多个芯片连接构成的DRAM，DRAM控制器将选中所有芯片的同一行来进行逐行刷新。单元刷新间隔时间：DRAM允许的最大信息保持时间；一般为2ms。刷新方式：集中式刷新、分散式刷新和异步式刷新。§4.8 2.存储控制89通常有两种刷新方式（实际上三种方式）集中刷新集中式刷新指在一个刷新周期内，利用一段固定的时间依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。例如，一个存储器有1024行，系统工作周期为200ns。RAM刷新周期为2ms。这样，在每个刷新周期内共有10

000个工作周期，其中用于再生的为1024个工作周期，用于读和写的为8976个工作周期。即(2ms/200ns)-1024=8976。集中刷新的缺点是在集中刷新期间不能访问存储器，这一段时间称为“死区”，而且存储容量越大，死区就越长。90★集中刷新—分析刷新间隔（2

ms）在一个刷新间隔内，利用一段固定的时间依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。对具有1024个记忆单元（排列成32*32的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，且每刷新一行占用一个存取周期，所以共需32个周期以完成全部记忆单元的刷新。假设存取周期为500ns（0.5µs）,则在2ms内共可以安排4000个存取周期，从0~3967个周期内进行读写操作或保持，而从3868~3999最后32个周期内集中安排刷新操作，如图所示。读写操作

刷新013967

396839993968个周期（1984

µs）32个周期（16

µs）…

…91（2）分布式刷新(分散刷新)92在2ms时间内分散地将1024行刷新一遍。具体做法是：将刷新周期除以行数，得到两次刷新操作之间的时间间隔t,利用逻辑电路每隔时间t产生一次刷新请求。动态MOS存储器的刷新需要有硬件电路的支持包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。★分散刷新—分析刷新间隔（32

µs）没有死区，但是缺点：加长了存取周期，降低速度；刷新过于频繁（每32µs

就重复刷新）。将刷新操作分散到每个存取周期内进行，此时系统的存取周期被分为两部分：前一部分时间进行读写操作或保持，后一部分时间进行刷新操作。在一个系统的存取周期内刷新存储矩阵中的一行。此方式增加了系统的存取周期，如存储芯片的存储周期为

0.5µs，则系统的存取周期应为1µs.仍以32*32矩阵为例，整个存储芯片刷新一遍需要32µs，如图所示。周期0

周期1

周期31读写读写刷新读写刷新刷新…9394（3）异步刷新(分布式刷新)是前两种方式的结合。充分利用了最大刷新间隔时间，把刷新操作平均分配到整个最大刷新间隔时间内进行。有：相邻两行的刷新间隔=最大刷新间隔时间÷行数对于32*32矩阵在2ms内需要将32行刷新一遍，所以相邻两行的刷新时间间隔=2ms

÷32=62.5µs,即每隔62.5µs安排一个刷新周期，在刷新时封锁读写。如图所示。内，这样更好但是控制比较复杂，实现比较困难。刷新间隔（2

ms）虽然有死区，但比集中方式的死区小的多，仅为0.5µs；这样可以避免使CPU等待过长时间，减少刷新次数。其实，一般可以把刷新操作安排在CPU不访问存储器的空闲时间读写读写

读写刷新刷新

刷新…62µs

0.5µs62.5µs62.5µs95⑵每一行中各记忆单元同时被刷新，故刷新操作时仅需要行地址，不需要列地址。⑶刷新操作类似于读出操作，但不需要信息输出。另外，刷新时不需要加片选信号，即整个存储器中的所有芯片同时被刷新。⑷因为所有芯片同时被刷新，所以在考虑刷新问题时，应当从单个芯片的存储容量着手，而不是从整个存储器的容量着手。DRAM的刷新要注意的问题⑴刷新对CPU是透明的。96举例：Intel

8203

DRAM控制器为控制2117，2118和2164

DRAM芯片而设计的。2117，2118是16K

·1位的DRAM芯片,2164

是64K

·1位的DRAM芯片。因此，Intel8203有16K和64K两种工作模式。97地址处理部分AL0~AL7,AH0~AH7输出信号：OUT0~OUT7时序处理部分输入：RD,WR，B0B1,

REFRQ输出：WE,CAS,RAS0~RAS33.

存储校验线路98计算机在运行过程中，主存储器和CPU、各种外设频繁地交换数据，由于各种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置校验线路。常见的是奇偶校验和海明码校验。§4.8

高速存储器99解决问题：弥补CPU与主存速度上的差异。从存储器角度，解决问题的有效途径：主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长；采用并行操作的多端口存储器；在CPU和主存之间加入一个高速缓冲存储器（Cache），以缩短读出时间；在每个存储器周期中存取几个字（多体交叉存储）。§4.8

★双端口存储器常规存储器是单端口存储器，每次只接收一个地址，访问一个存储单元，从中读取一个字节或一个字。主存是信息交换的中心，一方面CPU频繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只能接受一个访存者，或者读或是写，这就影响了工作速度。为此，在某些系统中使用双端口存储器。两套读/写口的访存空间相同，可以访问同一存储单元。通常使双端口存储器的一个读/写口面向CPU，另一个读/写口则面向外设或输入输出处理机。在多机系统中常采用双端口存储器甚至多端口存储器作为各CPU的共享存储器，实现多CPU之间的通信。地址寄存器地址寄存器译码译码存储体数据数据A

B地址A地址B双端口存储器示意图§4.8

★双端口存储器101双端口存储器的典型实例是显示存储器（显存），CPU向显存的一个端口中写入数据，显示控制器从另一个端口中读出数据送显示器。特点：同一个存储器具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共

享。结构特点：具有左右两个端口，每一个端口都有自己的片选控制信号和输出使能控制信号。访问冲突：当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突。解决方法：判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号

BUSY#=0。★有冲突的读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。地址有效判断:如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口。§4.8

★双端口存储器102§4.8★双端口存储器103§4.8

★双端口存储器2K×16位双端口存储器IDT7133的逻辑框图研究生入学考试题IDT7133是2K×16位的双端口存储器，若(1)从左端口读出１００号单元内容

(FFFF)H，同时从右端口向２００号单元写入(F0F0)H；(2)从左右端口同时读/写２００号单元。要求画出两种情况下的存储器数据读写示意图，并说明考虑什么问题。§4.8

★双端口存储器1051061074．9

多体交叉存储器4.9.1

编址方式计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为‘存储模块’。如果在M个模块上交叉编址（M=2m），则称为模M交叉编址。设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出:Mj+i

;

其中,j=0,1,2,...,L-1 i=0,1,2,...,M-1表4.2列出了模4交叉各模块的编址情况108体地址编码序列地址后两位00,4,8,…4j+0,…0011,5,9,…4j+1,…0122,6,10,…4j+2,…1033,7,11,…4j+3,…11数据寄存器W位W位W位W位0体1体2体3体地址寄存器表4.2

模四交叉编址情况并行多存储体、多存储字存储器109使用地址码的低位字段经过译码选择不同的存储模块，而高位字段指向相应的模块内部的存储字。如果程序段和数据块都连续地在主存中存放和读取。那么，这种编址方式将大大地提高主存的有效访问速度。4.9.2

重叠与交叉存取控制110多体交叉存储模块有两种访问方式:.同时访问:对所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息。同时访问要增加数据总线宽度。但是能一次提供多个数据或多条指令。.交叉访问:M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期1/M.多体交叉访问存储器工作时间图如图4.22b所示.CPU和IOP对存储器的访问是由主存控制部件控制的。111当CPU发出读写请求时,由交叉编址位选择存储体.并查询该体控制部件中的“忙”触发器(BUSY)是否为“1”.Busy=“1”表示存储体正在进行读或写操作.只有当Busy=“0”时,才能进行新的读写操作。当存储体完成读写操作时,向CPU发出“回答”信号。出现访问存储体冲突时,要进行优先排队处理。112第4章主存储器(作业)P1264.4,4.5,4.6

补充习题如下：1.某CPU提供16条地址线（A0~A15)、8条数据线（D0~D7）及R/W控制信号，目前的存储器容量为8KB，其中4KB为ROM，采用2K×8位的芯片，其地址范围为0000H~0FFFH；4KB为SRAM，采用

4K×2位芯片，其地址范围为4000H~4FFFH。问：（1）需要RAM和ROM芯片各多少？（2）画出CPU与存储器之间的连接图（译码器自定