现代逻辑器件及硬件描述语言-实验报告

浙江大学城市学院实验报告纸编号：编号：2013-2014学年第一学期实验报告实验课程名称现代逻辑器件及硬件描述语言实验专业班级电科1101学生学号31102294学生姓名蒋宇峰实验指导教师尚丽娜

实验名称电子时钟设计指导老师尚丽娜成绩专业电科班级1101姓名蒋宇峰学号31102294实验目的学习QuartusII软件，学习使用硬件描述语言设计电路。学习DE1平台基本构成，能够使用DE1平台进行简单设计。实验要求使用QuartusII设计电子时钟。要求能够实现小时、分钟、秒的正常运作，结果显示在数码上，使用开关控制显示小时、分钟或者分钟、秒。基于50MHz系统时钟设计，如果时间允许再添加调整时间功能。使用QuartusII软件进行文本输入，并对设计电路进行仿真，并下载到硬件平台，自行定义硬件平台使用端口。实验设备PC机、DE1硬件平台实验原理秒表就是由计时模块（2个60进制和1个24进制）显示模块（2个译码器）控制模块（数据选择器）和一个时钟信号模块（分频器）组成计时范围是23h59min59s框架图24进制计数器60进制计数器60进制计数器分频器rcorco24进制计数器60进制计数器60进制计数器分频器译码器数据选择器译码器数据选择器译码器译码器实验过程设计分频器设计60进制设计24进制设计数据选择器when"0101"=>q1<="0010010";when"0110"=>q1<="0000010";when"0111"=>q1<="1011000";when"1000"=>q1<="0000000";whenothers=>q1<="0010000";endcase;endprocess;endzhang;24进制libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycount24isport(clk:instd_logic;rco:outstd_logic;q1,q0:outstd_logic_vector(6downto0));endcount24;architecturezhangofcount24issignalcntt1,cntt0:std_logic_vector(6downto0);beginprocess(clk)variablecnt1,cnt0:std_logic_vector(6downto0);beginif(clk'eventandclk='1')thenif(cnt1="0010"andcnt0>="0011")thencnt1:="0000";cnt0:="0000";rco<='1';elsif(cnt0>="1001")thencnt1:=cnt1+1;cnt0:="0000";rco<='0';elsecnt0:=cnt0+1;rco<='0';endif;cntt0<=cnt0;cntt1<=cnt1;endif;endprocess;process(cntt0)begincasecntt0iswhen"0000"=>q0<="1000000";when"0001"=>q0<="1111001";when"0010"=>q0<="0100100";when"0011"=>q0<="0110000";when"0100"=>q0<="0011001";when"0101"=>q0<="0010010";when"0110"=>q0<="0000010";when"0111"=>q0<="1011000";when"1000"=>q0<="0000000";whenothers=>q0<="0010000";endcase;endprocess;process(cntt1)begincasecntt1iswhen"0000"=>q1<="1000000";when"0001"=>q1<="1111001";when"0010"=>q1<="0100100";when"0011"=>q1<="0110000";when"0100"=>q1<="0011001";when"0101"=>q1<="0010010";when"0110"=>q1<="0000010";when"0111"=>q1<="1011000";when"1000"=>q1<="0000000";whenothers=>q1<="0010000";endcase;endprocess;endzhang;数据选择器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityxuanzeqiisport(a1,a0:instd_logic;d5,d4,d3,d2,d1,d0:instd_logic_vector(6downto0);y3,y2,y1,y0:outstd_logic_vector(6downto0));endxuanzeqi;architecturezhangofxuanzeqiisbeginprocess(a0,a1)beginif(a0='1'anda1='1')theny3<=d5;y2<=d4;y