时序逻辑电路思考题和习题题解

...wd......wd......wd...思考题与习题题解5-1填空题〔1〕组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。〔2〕构成一异步进制加法计数器需要n个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的CP端与邻低位端相连。〔3〕一个4位移位存放器，经过4个时钟脉冲CP后，4位串行输入数码全部存入存放器；再经过4个时钟脉冲CP后可串行输出4位数码。〔4〕要组成模15计数器，至少需要采用4个触发器。5-2判断题〔1〕异步时序电路的各级触发器类型不同。〔×〕〔2〕把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。〔×〕〔3〕具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。〔√〕〔4〕计数器的模是指构成计数器的触发器的个数。〔×〕5-3单项选择题〔1〕以下电路中，不属于组合逻辑电路的是〔D〕。A.编码器B.译码器C.数据选择器D.计数器〔2〕同步时序电路和异步时序电路比拟，其差异在于后者(B)。A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关〔3〕在以下逻辑电路中，不是组合逻辑电路的有(D)。A.译码器B.编码器C.全加器D.存放器〔4〕某移位存放器的时钟脉冲频率为100KHz，欲将存放在该存放器中的数左移8位，完成该操作需要〔B〕时间。A.10μSB.80μSC.100μSD.800ms〔5〕用二进制异步计数器从0做加法，计到十进制数178，则最少需要〔C〕个触发器。A.6B.7C.8D.10〔6〕某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要〔B〕个触发器。A.10B.15C.32D.32768〔7〕一位8421BCD码计数器至少需要〔B〕个触发器。A.3B.4C.5D.105-4图5-62所示单向移位存放器的及输入波形如以下图，试画出、、、波形〔设各触发初态均为0〕。图5-62题5-4图解：电路组成串行输入、串行输出左移移位存放器，根据题意画出波形如下：图题解5-45-5图5-63所示电路由74HC164和CD4013构成，在时钟脉冲作用下，依次变为高电平。试分析其工作原理，并画出的输出波形。图5-63题5-5图图题解5-55-6试分析图5-64所示电路的逻辑功能，并画出、、的波形。设各触发器的初始状态均为0。图5-64题5-6图解：根据题意画出波形如下，该电路虽然分别由D触发器、JK触发器组成，但实现的功能依然是3位异步二进制递增计数器。图题解5-65-7试分析图5-65所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。设各触发器的初始状态均为0。图5-65题5-7解：〔1〕驱动方程：，；，；，。〔2〕状态转移方程：；；。〔3〕状态转移图：〔4〕偏离状态的自启动检查。该无效状态是〔111〕，将其代入状态转移方程可计算得：。此电路有自启动特性。〔5〕该电路为同步七进制递增计数器。5-8试分析图5-66所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。设各触发器的初始状态均为0。图5-66题5-8解：〔1〕驱动方程：；；，。〔2〕状态转移方程：；；。〔3〕状态转移图：〔4〕偏离状态的自启动检查。该无效状态是〔110，111〕，将其代入状态转移方程可得，此电路有自启动特性。〔5〕该电路为同步六进制递增计数器。5-9试分析图5-67所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。设各触发器的初始状态均为0。图5-67题5-9解：〔1〕驱动方程：；。〔2〕状态转移方程：；。〔3〕输出方程：〔4〕画出状态转移图：〔5〕由状态图可知，该电路受控制，当时电路不能自启动，只有出现时，将送回到端，电路才可自启动〔需要增加一个非门〕。〔6〕该电路为同步三进制计数器。5-10试分析图5-68所示时序电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图，说明电路逻辑功能。设各触发器的初始状态均为0。图5-68题5-10解：〔1〕驱动方程：；。〔2〕状态转移方程：；。〔3〕输出方程：〔4〕画出状态转移图：〔5〕由状态图可知，该电路是可逆计数器，当时，作递增计数器，当时，作递减计数器。5-11试分析图5-69所示时序电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图。设各触发器的初始状态均为0。图5-69题5-11解：〔1〕驱动方程：；。〔2〕状态转移方程：；。〔3〕输出方程：〔4〕画出状态转移图。5-12试用负边沿JK触发器和最少的门电路，实现图图5-70所示的和输出波形。图5-70题5-12图题解5-12〔a〕解：由图可知、均以4个为周期，因此所设计电路必须是周期性循环输出的，且具有自启动能力。其状态转换图如图题解5-12〔a〕，状态真值表如表解5.12所示。表解5.120101101101100000111010×1××0×11××11××1画卡诺图可解得：，，，于是，根据驱动方程及输出方程可画出所设的电路逻辑图如图题解5-12〔b〕解所示。图题解5-12〔b〕5-13电路如图5-71所示，设触发器初态为0，试画出各触发器输出端、和的波形。图5-71题5-13解：该电路是异步时序电路，分析时应特别注意各触发器的时钟输入，且要考虑作为的清零端信号。图题解5-135-14电路如图5-72所示，设触发器初态为0，试画出在连续7个时钟脉冲CP作用下输出端、、和Z的波形，分析输出Z与时钟脉冲CP的关系。图5-72题5-14解：〔1〕列各触发器驱动方程：；。〔2〕状态转移方程：；。，变为0时，清零信号有效，状态被清零。〔3〕输出方程：〔4〕画输出波形。图题解5-14结论：Z是CP的三分频信号，Z的正脉冲宽度与CP一样。5-15图5-73是由两个4位左移存放器A、B、“与门〞C和JK触发器组成，A存放器的初始状态为，B存放器的初始状态为，的初态，试画出在CP作用以以下图中、、、的波形。图5-73题5-15解：移位存放器B的接，数码在CP作用下不断地循环，的状态依次为10111011…。移位存放器A的输入状态，根据给定的初始值，在CP作用下，的状态依次是101010101…。的波形由与决定。所求波形如图题解5-14。图题解5-155-16试分析如图5-74所示逻辑图，构成模几的计数分频电路。图5-74题5-16解：通过分析复位信号的产生及复位控制的关系得出如下状态转移图，因此该电路为模M=7计数分频电路。5-17试用集成中规模4位二进制计数器74HC161采用复位法〔异步去除〕及置数法〔同步置数〕分别设计模M=12的计数分频电路。解：〔1〕用复位法实现；〔2〕用置0000法实现；〔3〕用置1111法实现；〔4〕用置任意数〔例1000〕法实现；〔5〕用进位输出置最小数实现。图题解5-175-18由2片74HC161组成的同步计数器如图5-75所示，试分析其分频比〔即Y与CP之频比〕，当CP的频率为20kHz，Y的频率为多少图5-75题5-18解：该电路其模为，经D触发器2分频后，电路的分频系数为200∶1。假设CP的信号频率为20kHz，则输出Y的频率等于100Hz。5-19试分析如图5-76所示由两片4位双向移位存放器74HC194器件构成的7位串行-并行变换电路的工作过程。图5-76题5-19解：电路工作前先清零。第1个CP信号到来后，由于致使，移位存放器进展并行输入，置入标志数，且使。从