2024年大学试题(计算机科学)-verilog历年考试高频考点试题附带答案

2024年大学试题(计算机科学)-verilog历年考试高频考点试题附带答案（图片大小可自由调整）第1卷一.参考题库(共25题)1.已知“a=1b’1；b=3b’001；”那么{a，b}＝（）A、4b’0011B、3b’001C、4b’1001D、3b’1012.简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？3.编程实现带同步清0、同步置1的D触发器。4.VerilogHDL语言进行电路设计方法有哪几种？5.编程实现带异步清0、异步置1的D触发器。6.试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路。 7.在Verilog语言中什么情况下必需使用复合语句？表达一个复合语句的的语法是怎样的？8.P，Q，R都是4bit的输入矢量，下面哪一种表达形式是正确的（）A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;9.EDA10.用阻塞赋值方式编程实现二选一功能。11.LPM12.specparam语句和parameter语句在参数说明方面不同之处是什么.13.随着EDA技术的不断完善与成熟，（）的设计方法更多的被应用于VerilogHDL设计当中。14.在verilog中，下列语句哪个不是分支语句？（）A、if-elseB、caseC、casezD、repeat15.关于函数的描述下列说法不正确的是（）A、函数定义中不能包含任何时序控制语句；B、函数至少有一个输入，包含任何输出或双向端口；C、函数只返回一个数据，其缺省为reg类型；D、函数不能调用任务，但任务可以调用函数。16.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD://置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。17.Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。程序模块中输入，输出信号的缺省类型为（）。18.下列哪些Verilog的基本门级元件是多输出（）A、nandB、norC、andD、not19.编程实现一个并行加载串行输出的程序，输入是一个8位的二进制数。20.元件实例语句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延迟的典型值为（）A、1B、2C、3D、421.在高速系统设计中，下列哪种优化方案的目的不是为了提高系统的工作频率（）A、流水线B、树型结构C、迟置信号后移D、资源共享22.完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。23.怎样理解在进程语句中，阻塞语句没有延迟这句话？24.一个大型的组合电路总延时为100ns，采用流水线将它分为两个较小的组合电路，理论上电路最高工作频率可达（）MHz。25.简要说明仿真时阻塞赋值与非阻塞赋值的区别。第2卷一.参考题库(共25题)1.完整的条件语句将产生（）电路，不完整的条件语句将产生（）电路。2.关于过程块以及过程赋值描述中，下列正确的是（）A、在过程赋值语句中表达式左边的信号一定是寄存器类型B、过程块中的语句一定是可综合的C、在过程块中，使用过程赋值语句给wire赋值不会产生错误D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感3.已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为（）4.请根据以下两条语句的执行，最后变量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b111111115.目前国际上较大的PLD器件制造公司有（）和（）公司。6.下列语句中，不属于并行语句的是：（）A、过程语句B、assign语句C、元件例化语句D、case语句7.下列数组描述中不正确的代码是（）。A、integercou[7:0];B、regbool[16:0];C、integermat[4:0][0:127];D、reg[8*8:1]carray_value;8.inout端口可以定义成下列哪种数据类型（）。A、reg类型B、net类型C、reg或net类型D、整数类型9.状态机常用状态编码有（）。10.编程实现两个4位二进制数相减的程序。11.ISP12.根据下面的程序，画出产生的信号波形。 13.为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？14.可编程器件分为（）和CPLD。15.试使用VerilogHDL设计一个10进制计数器，规定模块定义为modulecount10(out,clr,clk),其中clk为时钟输入，clr为同步清零输入，低电平有效，out为计数器输出。 （1）写出10进制计数器VerilogHDL设计程序并注释； （2）写出10进制计数器VerilogHDL测试文件并注释；16.程序注解，并说明整个程序完成的功能。 17.ASIC18.试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q[1]~Q[3]则为移位寄存器的并行输出。 19.EDA缩写的含义为（）20.进程语句的启动条件是怎样？21.阻塞性赋值符号为（），非阻塞性赋值符号为（）。22.有限状态机分为（）和Mealy两种类型。23.CPLD24.用EDA技术进行电子系统设计的目标是最终完成（）的设计与实现。25.用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或（）逻辑，并且它们是属于串行语句，即于语句的书写有关。第3卷一.参考题库(共25题)1.Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）A、supplyB、strongC、pullD、weak2.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（）。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法A、①③⑤B、②③④C、②⑤⑥D、①④⑥3.在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？4.下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）A、开关级B、门电路级C、体系结构级D、寄存器传输级5.可编程逻辑器件的优化过程主要是对（）和资源的处理过程。6.下列描述代码可综合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever7.下列代码描述中，不能产生时序逻辑的（） A、AB、BC、C8.IEEE9.简述VerilogHDL编程语言中函数与任务运用有什么特点？10.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。11.下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（） A、AB、BC、CD、D12.在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、6413.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（）设计当中。14.根据调用子模块的不同抽象级别，模块的结构描述可以分为（）A、模块级B、门级C、开关级D、寄存器级15.IEEE标准的硬件描述语言是（）和VHDL。16.试设计一个3/8译码器，规定模块定义为moduleDecoder(Out,In,En),其中Out为译码器输出，In为译码器输入，En为译码使能输入。要求：写出3/8译码器VerilogHDL设计程序并注释.17.在verilog语言中，a=4b’1011，那么&a=（）A、4b’1011B、4b’1111C、1b’1D、1b’018.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→_____→_____→适配→编程下载→硬件测试。正确的是（）。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A、③①B、①⑤C、④⑤D、④②19.简述基于数字系统设计流程包括哪些步骤？20.在case语句中至少要有一条（）语句21.FPGA22.在进程中只有当敏感信号是沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。23.VerilogHDL中任务可以调用其他任务和（）。24.编程实现求补码的程序，输入是带符号的8位二进制数。25.Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？第1卷参考答案一.参考题库1.参考答案:C2.参考答案:Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出；3.参考答案: 4.参考答案: 1、自上而下的设计方法（Top-Down） 2、自下而上的设计方法（Bottom-Up） 3、综合设计的方法5.参考答案: 6.参考答案: 7.参考答案:在进程语句中，其条件和循环语句中，只能执行一条语句，当多于一条语句时，则要采用复合语句，复合语句以begin开头，以end作为结束。8.参考答案:E9.参考答案:电子设计自动化10.参考答案: 11.参考答案:参数可定制宏模块库12.参考答案: 1、specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不能在延时说明块内出现 2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则可以是任何数据类型的参数 3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明13.参考答案:自顶向下14.参考答案:D15.参考答案:B16.参考答案: 17.参考答案:wire(或net)18.参考答案:D19.参考答案: 20.参考答案:B21.参考答案:D22.参考答案:组合23.参考答案:这是因为，在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句它也是有延迟的，这是因为因果系统都有延迟的，只是阻塞语句的延迟比非阻塞语句的延迟小若干个数量级，因此可视为没有延迟。24.参考答案:2025.参考答案: 非阻塞（non-blocking）赋值方式（b<=a）： b的值被赋成新值a的操作，并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。 阻塞（blocking）赋值方式（b=a）：b的值立刻被赋成新值a； 完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。第2卷参考答案一.参考题库1.参考答案:组合；时序2.参考答案:A3.参考答案:4’b01104.参考答案:A5.参考答案:Altera；Xilinx6.参考答案:D7.参考答案:D8.参考答案:B9.参考答案:二进制、格雷码、独热码10.参考答案: 11.参考答案:在系统编程12.参考答案: 13.参考答案:这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只支持次数确定的循环，即对于一个具体的芯片，其延迟是一个定值。14.参考答案:FPGA15.参考答案: 16.参考答案: 17.参考答案:专用集成电路18.参考答案: 19.参考答案:电子设计自动化(ElectronicDesignAutomation)20.参考答案:进程语句的启动条件是敏感信号发生变化，则进程语句启动，并且从上到下执行一次，然后就处于等待状态，当敏感信号再发生变化，再从复上述过程。21.参考答案:=；<=22.参考答案:Moore23.参考答案:复杂可编程逻辑器件24.参考答案:ASIC25.参考答案:组合；时序第3卷参考答案一.参考题库1.参考答案:B2.参考答案:B3.参考答案:在进程中只有当敏感信号是沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。4.参考答案:A5.参考答案:速度6.参考答案:C7.参考答案:A8.参考答案:电子电气工程师协会9.参考答案: 函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同： ⑴、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。 ⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。 ⑶、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。 ⑷、函数必须返回一个值，而任务不能返回值，只能通过output或inout端口来传递执行结果。10.参考答案: