MOOC 数字逻辑与集成电路设计（ASIC 设计）-电子科技大学 中国大学慕课答案

MOOC数字逻辑与集成电路设计（ASIC设计）-电子科技大学中国大学慕课答案数字逻辑电路设计基础单元测验1、问题：二进制数的进位关系是逢二进一，所以1+1=10。选项：A、正确B、错误正确答案:【正确】2、问题：数字电路中晶体三极管一般工作在截止或饱和状态。选项：A、正确B、错误正确答案:【正确】3、问题：数字电路输出只有0和1两种状态。选项：A、正确B、错误正确答案:【错误】4、问题：(30.25)?十进制?=?(11110.01)?二进制选项：A、正确B、错误正确答案:【正确】5、问题：按照电路结构和工作原理的不同分为：组合逻辑电路和时序逻辑电路。选项：A、正确B、错误正确答案:【正确】6、问题：L=AB是或运算。选项：A、正确B、错误正确答案:【错误】7、问题：BCD码是指用4位二进制代码来表示十进制数的十个数码。选项：A、正确B、错误正确答案:【正确】8、问题：CMOS中门电路中输入端悬空作逻辑0使用。选项：A、正确B、错误正确答案:【错误】9、问题：用或非门可以实现3种基本的逻辑运算。选项：A、正确B、错误正确答案:【正确】10、问题：在数字电路中，逻辑功能相同的TTL门和CMOS门芯片可以互相替代使用。选项：A、正确B、错误正确答案:【错误】11、问题：采用奇偶校验电路可以发现代码传送过程中的所有错误。选项：A、正确B、错误正确答案:【错误】12、问题：“0”的补码只有一种形式。选项：A、正确B、错误正确答案:【正确】13、问题：卡诺图中，两个相邻的最小项至少有一个变量互反。选项：A、正确B、错误正确答案:【正确】14、问题：A0=A选项：A、正确B、错误正确答案:【正确】15、问题：无关项和约束项都不影响电路功能。选项：A、正确B、错误正确答案:【错误】硬件描述语言基础单元测验1、问题：以下代码描述的是？assignc=！（ab）;选项：A、与门B、或门C、与非门D、或非门正确答案:【与非门】2、问题：以下代码描述的是？assignc=！（a^b）;选项：A、异或门B、或非门C、同或门D、或门正确答案:【同或门】3、问题：以下代码描述的是？assign{c,d}=a+b;选项：A、加法器B、全加器C、半加器D、乘法器正确答案:【半加器】4、问题：以下代码描述中变量c表示的？assign{c,d}=a+b;选项：A、和B、进位C、输入D、输出正确答案:【进位】5、问题：在以下代码中，变量c的位宽是？assignc=a选项：A、0B、1C、2D、3正确答案:【1】6、问题：如果想代码有意义，在以下代码中，变量a的位宽至少是？assignc=a选项：A、0B、1C、2D、3正确答案:【2】7、问题：以下代码描述的是？assignc=d？a：b;选项：A、乘法器B、加法器C、桶形移位器D、多路选择器正确答案:【多路选择器】8、问题：以下代码描述的是？always@(posedgeclk)if(reset==0)beginy=0;endelsey=a;end选项：A、计数器B、触发器C、锁存器D、移位器正确答案:【触发器】9、问题：以下代码描述的是？always@(aorborsel)beginy=0;if(sel==0)beginy=a;endelsebeginy=b;endend选项：A、移位器B、锁存器C、多路复用器D、比较器正确答案:【多路复用器】10、问题：以下代码描述的是？always@(posedgeclk)if(reset)beginout=8'b0;endelseif(enable)beginout=out+1;end选项：A、触发器B、计数器C、移位寄存器D、存储器正确答案:【计数器】11、问题：以下代码描述的是？always@(posedgeclk_in)if(reset)beginclk_out=1'b0;endelseif(enable)beginclk_out=!clk_out;end选项：A、分频器B、计数器C、移位器D、触发器正确答案:【分频器】12、问题：如果变量a位宽为2位，变量b位宽为3位，以下代码中y合理的位宽是？assigny={a,b};选项：A、2B、3C、4D、5正确答案:【5】13、问题：以下代码描述的是？assign{d,e}=a+b+c;选项：A、加法器B、半加器C、全加器D、减法器正确答案:【全加器】14、问题：以下代码描述的是？assignout=(in==3'b000)?8'b0000_0001:(in==3'b001)?8'b0000_0010:(in==3'b010)?8'b0000_0100:(in==3'b011)?8'b0000_1000:(in==3'b100)?8'b0001_0000:(in==3'b101)?8'b0010_0000:(in==3'b110)?8'b0100_0000:(in==3'b111)?8'b1000_0000:8'h00;选项：A、编码器B、译码器C、多路复用器D、比较器正确答案:【译码器】15、问题：以下代码中所有信号位宽全部为1，其描述的是？notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);选项：A、比较器B、全加器C、计数器D、多路复用器正确答案:【多路复用器】16、填空题：在Verilog中表示变量a小于等于b，应该写为ab正确答案:【<=】17、填空题：在Verilog中表示变量a不等于b，应该写为ab正确答案:【!=##%_YZPRLFH_%##！=】18、填空题：assignc=0x，c的值为？正确答案:【0】19、填空题：assignc=0^x，c的值为？正确答案:【x】20、填空题：$display(10%s3=%d,%,10%3);显示的结果为：10%3=正确答案:【1】21、填空题：$display(10/5=%d,10/5);显示的结果为：10/5=正确答案:【2】22、填空题：$display(5=10=%b,(5=10));显示的结果为：5=10=正确答案:【0】23、填空题：在空格中填写正确的数据moduledecoder_using_case(binary_in,decoder_out,enable);input[3:0]binary_in;inputenable;output[15:0]decoder_out;reg[15:0]decoder_out;always@(enableorbinary_in)begindecoder_out=0;if(enable)begincase(binary_in)4'h0:decoder_out=16'h0001;4'h1:decoder_out=16'h0002;4'h2:decoder_out=16'h0004;4'h3:decoder_out=16'h0008;4'h4:decoder_out=16'h0010;4'h5:decoder_out=16'h0020;4'h6:decoder_out=16'h0040;4'h7:decoder_out=16'h0080;4'h8:decoder_out=16'h;4'h9:decoder_out=16'h0200;4'hA:decoder_out=16'h0400;4'hB:decoder_out=16'h0800;4'hC:decoder_out=16'h1000;4'hD:decoder_out=16'h2000;4'hE:decoder_out=16'h4000;4'hF:decoder_out=16'h8000;endcaseendendendmodule正确答案:【0100】24、填空题：以下代码描述触发器，请在空格中填写正确的数值moduledff_sync_reset(data,//DataInputclk,//ClockInputreset,//Resetinputq//Qoutput);//-----------InputPorts---------------inputdata,clk,reset;//-----------OutputPorts---------------outputq;//------------InternalVariables--------regq;//-------------CodeStartsHere---------always@(posedgeclk)if(~reset)beginq=1'b;endelsebeginq=data;endendmodule正确答案:【0】25、填空题：按以下代码描述，如果当前输出为00001000，当enable=1且reset=1是，则下一状态的输出为？moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)beginout=8'b0000_0001;endelseif(enable)beginout={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endendmodule正确答案:【00000001】数字逻辑电路设计方法单元测验（时序部分）1、问题：已知状态转移图如下：请将在下划线处填写正确的代码：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)S0:beginif(in)next_state=S1;elsenext_state=;end……选项：A、S0B、S1C、S2D、0正确答案:【S0】2、问题：以下不是Mealy型状态机独有的特征的是？选项：A、输出由输入和状态共同决定B、状态可能随着输入的变化而变化C、实现同样功能事状态可能更少D、对应的状态图中输出通常标注在跳转处正确答案:【状态可能随着输入的变化而变化】3、问题：以下对三段式状态机描述方法评价不正确的是选项：A、与状态机架构对应关系明确B、只适合描述Mealy型状态机C、代码结构比较清晰D、可能对综合工具造成不利影响正确答案:【只适合描述Mealy型状态机】4、问题：以下的描述中，必然是对Mealy型状态机的描述的是？选项：A、always@(*)case(state)S0:beginout=0;if(in)next_state=S1;elsenext_state=S2;end……B、always@(*)case(state)S0:beginif(in)next_state=S1;elsenext_state=S0;end……C、always@(*)case(state)S0:beginif(in)beginnext_state=S1;out=1endelsenext_state=S0;end……D、以上答案均不正确正确答案:【always@(*)case(state)S0:beginif(in)beginnext_state=S1;out=1endelsenext_state=S0;end……】5、问题：以下对Moore型状态机评价不正确的是？选项：A、输出仅由状态决定B、输出较多时所需的状态较多C、通常用于比较复杂的过程控制D、设计方法相对简单正确答案:【通常用于比较复杂的过程控制】6、问题：下图所示状态机是Moore型状态机？选项：A、正确B、错误正确答案:【正确】7、问题：Mealy型状态机的优势在于输出变化较为复杂时所需的状态较少选项：A、正确B、错误正确答案:【正确】8、问题：以下代码描述的是Moore型状态机：always@(inorstate)case(state)zero:beginout=0;if(in)next_state=one;elsenext_state=zero;end…………选项：A、正确B、错误正确答案:【错误】9、问题：寄存器传输级描述是目前可以被EDA工具综合的最高抽象层级。选项：A、正确B、错误正确答案:【错误】10、问题：已知如下对输出逻辑的描述代码，state为当前状态，out为状态机输出。由此可知该状态机为Mealy型状态机。always@(state)case(state)S0:out=0;S1:out=0;S2:out=1;S3:out=1;endcase选项：A、正确B、错误正确答案:【错误】11、填空题：已知状态的状态图如下：复位后。状态机的输入依次为0010011，则状态机的输出依次为正确答案:【0000001】12、填空题：已知状态转移图如下：请在下划线处填写正确的代码：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)…………S1:beginif(in)next_state=S2;elsenext_state=;end…………正确答案:【S0##%_YZPRLFH_%##00】13、填空题：已知状态转移图如下：请在下划线处填写正确的代码：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(inorstate)case(state)…………S2:beginif(in)next_state=;elsenext_state=S0;end…………正确答案:【S2##%_YZPRLFH_%##10】14、填空题：已知状态图如下：则如下对对输出逻辑的描述代码空白处应为：always@(state)case(state)S0:out=0;S1:out=0;S2:out=1;S3:out=;endcase正确答案:【1】15、填空题：已知状态转移图如下：请在下划线处填写正确的代码：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;always@(posedgeclk)if(reset)state=;elsestate=next_state;……正确答案:【S0】16、填空题：已知状态机转移图如下：请在空白处补充合适的代码：modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;regout;reg[1:0]state;reg[1:0]next_state;…………always@(inorstate)case(state)…………S2:beginif(in)beginnext_state=S2;；（答案不留空格）endelse……end…………正确答案:【out=1】17、填空题：下图所示状态机为型状态机正确答案:【Mealy】18、填空题：请将以下描述全加器的代码补充完整：moduleadd_full（Cout，Sum，In_a，In_b，Cin）input[4:0]In_a，In_b;inputCin;；（答案不留空格）outputCout；assign{Cout,Sum}=In_a+In_b+Cin;endmodule正确答案:【output[4:0]Sum】19、填空题：请将以下描述多路复用器的代码补充完整moduleaMux_2（Out，In_a，In_b，S）input[4:0]In_a，In_b;inputS;output[4:0]Out；assignOut=S？;（答案不留空格）endmodule正确答案:【In_a:In_b】20、填空题：异步数字系统主要依靠信号实现不同模块之间的交互。正确答案:【握手】数字逻辑电路设计方法单元测验（组合部分）1、问题：描述下面代码的功能。modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount=0;out=0;endelsebeginif(count==5)begincount=0;out=~out;endelsecount=count+1;endendendmodule选项：A、5分频电路B、6分频电路C、10分频电路D、12分频电路正确答案:【12分频电路】2、问题：描述电路功能是（）moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(ab),a_eq_b=(a==b),a_lt_b=(ab);endmodule选项：A、加法器B、比较器C、寄存器D、计数器正确答案:【比较器】3、问题：描述下面代码的功能。moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA=B;B=C;C=D;D=E;endendendmodule选项：A、同步复位的移位寄存器B、异步复位的移位寄存器C、同步置位的移位寄存器D、异步置位的移位寄存器正确答案:【异步复位的移位寄存器】4、问题：a的位宽为4比特，b的位宽为4比特。a=4’b0010，b=4’b1010。ab=（）。选项：A、0010B、1100C、1D、0正确答案:【1】5、问题：描述电路功能：assignout=en?in:1’bz;选项：A、选择器B、带有使能的寄存器C、锁存器D、三态门正确答案:【三态门】微处理器的设计与实现单元测试1、问题：用VerilogHDL描述一个带有进位（或借位）的4bit加法-减法器。当控制信号con为0时，进行加法运算，当控制信号con为1时，进行减法运算Moduleadd_sub_4bit(a,b,ci,con,s,co);Input[3:0]a,b;Inputci,con;Output[3:0]s;Outputco;Reg[3:0]s;Regco;Always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule选项：A、a,b,ciB、a,b,ci,conC、clkD、a,b正确答案:【a,b,ci,con】2、问题：用VerilogHDL描述如下电路，其中输入是A和CP，输出为Q1、Q2和Q3Moduleregister(A,Q1,Q2,Q3,CP)InputA,CP;OutputQ1,Q2,Q3;RegQ1,Q2,Q3;always@(posedgeCP)begin_____________endendmodule选项：A、Q1=A;Q2=Q1;Q3=Q2;B、A=Q1;Q1=Q2;Q2=Q3;C、Q1=A;Q2=Q1;Q3=Q2;D、A=Q1;Q1=Q2;Q2=Q3;正确答案:【Q1=A;Q2=Q1;Q3=Q2;】3、问题：CPU的作用是在控制器的协调下，控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。以下哪一项不属于CPU需要进行的基本功能。选项：A、存储指令B、取指令C、分析指令D、执行指令正确答案:【存储指令】4、问题：算术逻辑运算单元(ALU)是CPU设计中重要组成部分。针对几种不同操作码分别实现相应的加、与、异或、跳转等多种基本操作运算。请在下划线补充合适的语句。modulealu(alu_out,zero,data,accum,alu_