EDA技术2024年-知到答案、智慧树答案

EDA技术2024年-知到答案、智慧树答案绪论单元测试1、问题：EDA的含义是选项：A:电子设计自动化B:电子系统设计自动化C:计算机辅助设计D:计算机辅助工程答案:【电子设计自动化】第一章单元测试1、问题：基于硬件描述语言的数字系统设计目前最常用的设计方法是（）设计法。选项：A:自底向上B:自顶向下C:层次化D:顶层设计答案:【自顶向下】2、问题：综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。下面关于综合的描述错误的是选项：A:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D:综合是纯软件的转换过程，与器件硬件结构无关。答案:【综合是纯软件的转换过程，与器件硬件结构无关。】3、问题：下列哪个流程是基于EDA软件的正确的FPGA/CPLD设计流程选项：A:原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C:原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试D:原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试答案:【原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试】4、问题：IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）。选项：A:硬IPB:固IPC:软IPD:都不是答案:【软IP】第二章单元测试1、问题：完整的VHDL设计实体的基本结构包括库、（）、（）、（）四个部分选项：A:程序包B:实体C:结构体D:进程答案:【程序包;实体;结构体】2、问题：位类型（BIT）的取值只有两种：（）和（）。选项：A:‘1’B:‘0’C:‘Z’D:‘-’答案:【‘1’;‘0’】3、问题：标准逻辑位数据类型STD_LOGIC常用的数值有（）、（）、（）等。选项：A:‘1’B:‘0’C:‘Z’D:‘-’答案:【‘1’;‘‘0’;Z’;‘-’】4、问题：元件例化语句有（）条语句构成。该语句用于VHDL层次化设计。选项：A:1B:2C:3D:4答案:【2】5、问题：IF语句和CASE语句是用于描述组合电路最常用的语句。它们用于组合电路的共同特征是都用来描述：选项：A:完全条件B:不完全条件C:既可以是完全条件也可以是不完全条件答案:【完全条件】第三章单元测试1、问题：完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。选项：A:对B:错答案:【对】2、问题：VHDL的PROCESS是由顺序语句组成的，但其本身却是并行语句。选项：A:对B:错答案:【对】3、问题：下面对时钟上升沿检测的VHDL描述中，错误的是选项：A:ifclk’eventandclk=‘1’thenB:iffalling_edge(clk)thenC:ifclk’notstableandclk=‘1’thenD:ifclk’eventandclk’lastvalue=‘1’then答案:【iffalling_edge(clk)then】4、问题：进程中的变量赋值语句，其变量更新是选项：A:立即完成B:在进程的结束时完成C:顺序完成D:以上都不对答案:【立即完成】5、问题：在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是选项：A:PROCESS为一无限循环语句B:敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C:当前进程中声明的变量不可用于其他进程D:进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成答案:【进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成】第四章单元测试1、问题：标准接口是用来实现边界扫描测试的国际标准接口，实现测试只需要5个引脚：TDI、TDO、TCLK、TMS、选项：A:对B:错答案:【对】2、问题：在实验箱操作时，以下描述哪些是正确的？选项：A:实验箱操作时尽量不要带电拔插，以免造成器件损坏B:在编程下载操作前必须先锁定引脚C:实验箱主芯片的240个管脚都可以供用户使用D:主芯片外接时钟信号的输入引脚最好选择33脚即全局时钟引脚E:锁定引脚后要再执行一遍编译操作才能把引脚锁定信息输入目标文件答案:【实验箱操作时尽量不要带电拔插，以免造成器件损坏;在编程下载操作前必须先锁定引脚;主芯片外接时钟信号的输入引脚最好选择33脚即全局时钟引脚;锁定引脚后要再执行一遍编译操作才能把引脚锁定信息输入目标文件】3、问题：设计仿真文件常用的工具有选项：A:Zoom工具用来调整波形编辑器展示界面的大小B:NodeFider工具用来选择工程需要展示的输入输出节点C:最常用的信号波形工具：时钟信号和计数器信号，以及高低电平”0“、“1”D:设定仿真时间答案:【Zoom工具用来调整波形编辑器展示界面的大小;NodeFider工具用来选择工程需要展示的输入输出节点;最常用的信号波形工具：时钟信号和计数器信号，以及高低电平”0“、“1”;设定仿真时间】4、问题：全程编译成功后要观察生成的硬件电路构成可以使用的工具是选项：B:PinPlannerC:NodeFiderD:Frogrammer答案:【】5、问题：VHDL源程序的文件名应与（）相同，否则无法通过编译。选项：A:实体名B:结构体名C:进程名D:程序包名E:设计者任意命名答案:【实体名】第五章单元测试1、问题：标准接口是用来实现边界扫描测试的国际标准接口，实现测试只需要5个引脚：TDI、TDO、TCLK、TMS、选项：A:对B:错答案:【对】2、问题：FPGA中的嵌入式存储器块如M9K容量是可编程的，可以实现的容量包含下面哪些？选项：A:8K*1bitB:4K*2bitC:2K*4bitD:1K*8bitE:0.5K*16bit答案:【8K*1bit;421K*2bit;K*4bit;K*8bit;0.5K*16bit】3、问题：以下属于简单PLD器件的是选项：A:PROMC:PLAD:GALE:CPLD答案:【PROM;PLA;GAL】4、问题：FPGA的可编程原理是基于什么结构？选项：A:查找表B:可编程与或阵列答案:【查找表】5、问题：CPLD器件中包含三种基本可编程结构：选项：A:可编程逻辑宏单元LMC）B:可编程I/O单元IOBC:可编程内部互联PIAD:逻辑单元LE答案:【可编程逻辑宏单元LMC）;可编程I/O单元IOB;可编程内部互联PIA】6、问题：ISP的含义是选项：A:在系统可编程B:在电路重配置C:编程D:配置答案:【在系统可编程】7、问题：OLMC的含义是选项：A:输出逻辑宏单元B:输出输入缓冲电路C:输出选择开关D:查找表答案:【输出逻辑宏单元】第六章单元测试1、问题：多进程状态机功能表述清晰，可读性好，但是因为有组合进程，容易产生毛刺，影响可靠性。单进程状态机可靠性较好，但是可读性差。一般可以先设计成多进程FSM，再改写成单进程FSM。选项：A:对B:错答案:【对】2、问题：常用的状态机编码方式包括选项：A:顺序编码B:一位热码C:直接输出型编码D:格雷码答案:【顺序编码;一位热码;直接输出型编码】3、问题：在ADC0809采样控制状态机设计中，有状态机提供的控制输出信号包括选项：A:启动转换信号B:地址锁存允许信号ALEC:输出锁存允许信号LOCKD:输出允许信号OEE:转换结束信号EOC答案:【启动转换信号地址锁存允许信号ALE;输出锁存允许信号LOCK;输出允许信号OE】4、问题：有限状态机描述方式特别适用于具有顺序执行特征的数字系统控制器的设计。与单片机控制相比，其工作频率可以更高。选项：A:对B:错答案:【对】5、问题：我们所说的单进程、双进程、三进程状态机中的“进程”都是只主控进程，不包含辅助进程。选项：A:对B:错答案:【对】第七章单元测试1、问题：关于速度优化的描述正确的有选项：A:速度优化就是满足更好的系统工作频率。B:最常用的速度优化策略就是使用流水线C:使用流水线级数越多越好D:寄存器配平和关键路径法也是常用的速度优化策略答案:【速度优化就是满足更好的系统工作频率。;最常用的速度优化策略就是使用流水线;寄存器配平和关键路径法也是常用的速度优化策略】2、问题：关于面积优化的描述正确的有选项：A:面积优化就是资源优化B:面积优化可以降低功耗C:最常用的面积优化方法是资源共享法D:任何功能块都可以实现面积优化答案:【面积优化就是资源优化;面积优化可以降低功耗;最常用的面积优化方法是资源共享法】3、问题：关于简易正弦信号发生器设计，以下描述正确的有选项：A:在FPGA中实现的ROM并非真正的ROMB:在FPGA中实现的ROM是一个真正的ROMC:地址发生器就是一个计数器，用来控制对ROM单元存储数据的读写，所以其模值等于单元个数。D:ROM中的数据预先保存成一个数据文件，存放在顶层设计文件所在的WORK库文件夹答案:【在FPGA中实现的ROM并非真正的ROM;地址发生器就是一个计数器，用来控制对ROM单元存储数据的读写，所以其模值等于单元个数。;ROM中的数据预先保存成一个数据文件，存放在顶层设计文件所在的WORK库文件夹】4、问题：乘法器设计中，基于硬DSP核的设计在资源和速度指标上都优于基于逻辑单元的设计。选项：A:对B:错答案:【对】5、问题：LPM就是参数化宏功能模块，可以看作是一个微型的软IP核。选项：A:对B:错答案:【对】6、问题：EDA设计电路中毛刺产生的原因包括选项：A:信号传输存在延时B:不同信号传输路径延时时间不同C:存在随机干扰信号和信号抖动D:FPGA或CPLD器件内几乎没有分布电容或电感过滤毛刺答案:【信号传输存在延时;不同信号传输路径延时时间不同;存在随机干扰信号和信号抖动;FPGA或CPLD器件内几乎没有分布电容或电感过滤毛刺】第八章单元测试1、问题：信号signal是对电路中连线的建模。信号传输是有延时的，所以在VHDL程序中，信号赋值的实现需要经过一个小的延迟，称为δ周期。选项：A:对B:错答案:【对】2、问题：在进程间传递信息需要使用选项：A:信号（或端口）B:变量C:常量D:总线答案:【信号（或端口）】3、问题：关于VHDL描述风格的说法正确的有选项：A:三种描述风格分别适用于不同应用场合B:数据流描述适用于比较简单的电路模块设计C:功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛D:结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器答案:【三种描述风格分别适用于不同应用场合;数据流描述适用于比较简单的电路模块设计;功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛;结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器】4、问题：仿真延时是对实际电路延时特征的建模，分为惯性延时和传输延时两种。选项：A:对B:错答案:【对】5、问题：关于子程序的下列描述正确的有选项：A:子程序都可以调用B:调用子程序都可以作为VHDL程序中的完整语句出现C:定义子程序既可以在程序包中，也可以在进程或结构体中D:调用函数会返回一个函数值E:子程序可重构答案:【定义子程序既可以在程序包中，也可以在进程或结构体中;调用函数会