【答案】《EDA技术与Verilog》(杭州电子科技大学)章节期末慕课答案

【答案】《EDA技术与Verilog》(杭州电子科技大学)章节期末慕课答案有些题目顺序不一致，下载后按键盘ctrl+F进行搜索EDA技术概述单元测验-第1章1.单选题：“接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。”这句说的是那种仿真：

选项：

A、时序仿真

B、功能仿真

C、硬件仿真

D、软件仿真

答案：【时序仿真】2.单选题：ModelSim是那种EDA工具：

选项：

A、综合器

B、下载器

C、仿真器

D、适配器

答案：【仿真器】3.单选题：EDA发展历程，下列中那个次序是对的？

选项：

A、电子CAD→电子CAE→EDA

B、ESDA→电子CAD→电子CAE

C、CPLD→简单PLD→FPGA

D、电子CAE→机械CAD→EDA

答案：【电子CAD→电子CAE→EDA】4.单选题：VerilogRTL代码经过综合后生成：

选项：

A、门级网表

B、二进制指令序列

C、行为及代码

D、PCB

答案：【门级网表】5.单选题：modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？

选项：

A、C++

B、Java

C、Verilog

D、VHDL

答案：【Verilog】6.单选题：用逻辑门描述一个全加器，是属于那个设计层次：

选项：

A、晶体管级

B、物理级

C、门级

D、系统级

答案：【门级】7.多选题：SOPC包含：

选项：

A、CPUCore

B、Interfaces&Peripherals

C、Memory

D、Software

答案：【CPUCore;Interfaces&Peripherals;Memory;Software】8.多选题：IP是EDA技术中不可或缺的一部分，下列哪些是常见处理器IP

选项：

A、PCIe

B、ARMCortex-M33

C、MIPS

D、NiosII

E、RISC-VRV32I

F、IEEE1284

答案：【ARMCortex-M33;MIPS;NiosII;RISC-VRV32I】9.多选题：Quartus具有哪些类型EDA工具的功能：

选项：

A、综合器

B、下载器

C、仿真器

D、适配器

答案：【综合器;下载器;仿真器;适配器】10.多选题：在FPGA设计流程中，下列哪些是常用EDA工具：

选项：

A、设计输入器

B、仿真器

C、综合器

D、下载器（软件端）

E、适配器

答案：【设计输入器;仿真器;综合器;下载器（软件端）;适配器】11.多选题：下列设计流程次序说明中，那些是正确的：

选项：

A、设计输入在综合前面

B、适配早于综合

C、仿真在设计输入前面

D、硬件测试在下载后面

答案：【设计输入在综合前面;硬件测试在下载后面】12.多选题：常见的HDL语言有：

选项：

A、Python

B、Java

C、SystemVerilog

D、Verilog

E、VHDL

答案：【SystemVerilog;Verilog;VHDL】13.多选题：下列哪些是可以借助计算机上的EDA软件来完成的：

选项：

A、逻辑化简

B、综合

C、适配

D、自动布局布线

E、焊接

F、设计分割

G、办公自动化

答案：【逻辑化简;综合;适配;自动布局布线;设计分割】14.多选题：Verilog可以完全完成下列哪些设计层次的描述

选项：

A、电子系统级

B、RTL级

C、门级

D、版图级物理级

答案：【RTL级;门级】15.单选题：SOC是SYSTEMONACHIP的缩写

选项：

A、正确

B、错误

答案：【正确】16.单选题：支持RISC-V处理器RV32I指令集的CPUVerilog源代码可以认为是IP

选项：

A、正确

B、错误

答案：【正确】17.单选题：HDL语言已经成熟，近十年来，没有出现新的HDL语言

选项：

A、正确

B、错误

答案：【错误】18.单选题：硬IP是HDL源码形式提供的，很容易进行设计修改。

选项：

A、正确

B、错误

答案：【错误】19.单选题：在EDA技术术语中，IP是InternetProtocol（网际互连协议）的缩写

选项：

A、正确

B、错误

答案：【错误】20.单选题：EDA工具不是一种软件，而是一个机械工具

选项：

A、正确

B、错误

答案：【错误】21.单选题：整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

选项：

A、正确

B、错误

答案：【正确】22.单选题：Verilgo程序编写设计流程中的第一步：HDL文本输入

选项：

A、正确

B、错误

答案：【正确】23.单选题：Verilog可以描述门级网表

选项：

A、正确

B、错误

答案：【正确】24.单选题：Verilog语法类似于C语言

选项：

A、正确

B、错误

答案：【正确】25.单选题：Verilog综合的最后输出是x86的二进制机器吗指令序列

选项：

A、正确

B、错误

答案：【错误】26.单选题：C语言综合已经渐渐成为可能，已经出现可以使用的C综合工具

选项：

A、正确

B、错误

答案：【正确】27.单选题：HDL是HardwareDescriptionLanguage的缩写

选项：

A、正确

B、错误

答案：【正确】28.单选题：EDA是英文ElectronicsDesignAutomation的缩写

选项：

A、正确

B、错误

答案：【正确】29.单选题：EDA的中文含义是电子设计自动化

选项：

A、正确

B、错误

答案：【正确】30.单选题：Verilog可以描述门级网表

选项：

A、正确

B、错误

答案：【正确】FPGA与CPLD的结构原理单元测验-第2章1.单选题：下列关于FPGA可编程原理的说法，那个是正确的_____。

选项：

A、基于LUT结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

答案：【基于LUT结构】2.单选题：以下关于CPLD的描述正确的是：

选项：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

答案：【可编程逻辑器件】3.单选题：以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

选项：

A、PLA

B、FPGA

C、PROM

D、PAL

答案：【PAL】4.单选题：下列对FPGA结构与工作原理的描述错误的是：

选项：

A、基于SRAM的FPGA器件，在每次掉电后会丢失里面已经下载的设计；

B、在Intel的器件中，CYCLONEIV系列属FPGA结构；

C、FPGA是基于查找表结构的可编程逻辑器件；

D、FPGA全称为复杂可编程逻辑门器件。

答案：【FPGA全称为复杂可编程逻辑门器件。】5.多选题：在JTAG边界扫描测试，以下关于边界扫描I/O引脚功能的描述正确的是：

选项：

A、TDI测试数据输入

B、TDO测试数据输出

C、TEN测试使能

D、TCK测试时钟输入

答案：【TDI测试数据输入;TDO测试数据输出;TCK测试时钟输入】6.多选题：以下关于FPGA的描述正确的是：

选项：

A、可编程逻辑器件

B、掉电程序会丢失

C、需要使用配置芯片

D、基于查找表

答案：【可编程逻辑器件;掉电程序会丢失;需要使用配置芯片;基于查找表】7.多选题：以下可编程器件原理基于与或阵列的有：

选项：

A、PLA

B、FPGA

C、PROM

D、GAL

答案：【PLA;PROM;GAL】8.多选题：从结构上看，PLD器件能够分为以下几类结构：

选项：

A、基于查找表结构

B、基于与阵列可编程

C、基于或阵列可编程

D、基于乘积项逻辑可编程

答案：【基于查找表结构;基于乘积项逻辑可编程】9.多选题：下面哪些器件属于复杂PLD：

选项：

A、PLA

B、FPGA

C、PROM

D、CPLD

答案：【FPGA;CPLD】10.多选题：FPGA配置方式包括：

选项：

A、JTAG

B、PROM

C、PAL

D、PS

E、AS

答案：【JTAG;PS;AS】11.多选题：JTAG接口有哪些功能：

选项：

A、软硬件测试

B、编程下载

C、在线逻辑分析

D、仿真

答案：【软硬件测试;编程下载;在线逻辑分析】12.多选题：MAX3000A主要包括了哪几个主要部分？

选项：

A、逻辑阵列块

B、宏单元

C、扩展乘积项

D、可编程连接阵列

E、I/O控制块

答案：【逻辑阵列块;宏单元;扩展乘积项;可编程连接阵列;I/O控制块】13.单选题：简单PLD器件都是基于与或阵列。

选项：

A、正确

B、错误

答案：【正确】14.单选题：CPLD编程和FPGA配置可以使用专用的编程设备，也可以使用下载电缆。

选项：

A、正确

B、错误

答案：【正确】15.单选题：目前大多数CPLD采用了Flash工艺。

选项：

A、正确

B、错误

答案：【正确】16.单选题：基于SRAM的FPGA具有掉电易失性，对该类器件的编程一般称为配置。

选项：

A、正确

B、错误

答案：【正确】17.单选题：JTAG是IEEE定义的边界扫描测试规范。

选项：

A、正确

B、错误

答案：【正确】18.FPGA的中文全称是什么？

答案：【现场可编程门阵列】19.CPLD的中文全称是什么？

答案：【复杂可编程逻辑器件】20.什么是OLMC？

答案：【输出逻辑宏单元】21.PLD的中文全称是什么？

答案：【可编程逻辑器件】组合电路的Verilog设计作业-第3章1.使用Verilog设计一个8选1选择器

答案：【有正确的moduleendmodule有正确的输入输出端口input[7:0]a;input[2:0]sel;outputy;有正确的always语句always@(a,sel)或者正确的assign语句有正确的功能描述比如使用了case语句或者使用y=a[sel];全程序无其他错误比如在always中对y赋值了，就使用regy】单元测验-第3章1.单选题：若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：

选项：

A、8

B、3

C、9

D、7

答案：【3】2.单选题：A=4’b1011,B=4’b1000，则下列正确的是：

选项：

A、(A>B)=1

B、(A

C、(A>15)=1

D、(B＜11)=0

答案：【(A>B)=1】3.单选题：下列哪一个是正确的：

选项：

A、(3==5)=1

B、(3’bx10===4’b0x10)=0

C、(4’b0z10!==4’b0z10)=1

D、(8!=9)=0

答案：【(3’bx10===4’b0x10)=0】4.单选题：下面哪一个不是标识符：

选项：

A、模块名

B、信号名

C、关键词

D、端口名

答案：【关键词】5.单选题：任一可综合的最基本的模块都必须以什么关键词为开头：

选项：

A、assign

B、always

C、module

D、endmodule

答案：【module】6.单选题：outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011，则输出y等于：

选项：

A、00101010

B、10101100

C、11101010

D、10101111

答案：【11101010】7.单选题：moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：

选项：

A、32

B、16

C、8

D、4

答案：【8】8.单选题：Y＜=a;是：

选项：

A、连续赋值语句

B、阻塞式赋值

C、非阻塞式赋值

D、条件语句

答案：【非阻塞式赋值】9.单选题：下列哪个数字最大：

选项：

A、4’b1101

B、8’h16

C、8’d18

D、1001

答案：【1001】10.多选题：下列哪些是Verilog中的循环语句关键词：

选项：

A、for

B、parameter

C、while

D、repeat

答案：【for;while;repeat】11.多选题：下面那些是Verilog的关键字

选项：

A、input

B、a

C、module

D、y

答案：【input;module】12.单选题：下列两项的值是一样的：4'd94'b1001

选项：

A、正确

B、错误

答案：【正确】13.单选题：在过程语句always@引导的顺序语句中,被赋值信号不一定是reg型变量

选项：

A、正确

B、错误

答案：【错误】14.单选题：assign引导的连续赋值语句属于并行赋值语句吗

选项：

A、正确

B、错误

答案：【正确】15.单选题：对于BCD码加法器的设计，如果低位BCD码的和大于等于9，则使和加上6，且有进位：

选项：

A、正确

B、错误

答案：【正确】16.单选题：位置关联法，关联表述的信号位置可以不固定：

选项：

A、正确

B、错误

答案：【错误】时序电路的Verilog设计作业-第4章1.设计一个可以预置分频器，最大分频系数为100000Designapresetfrequencydividerwithamaximumfrequencydividingcoefficientof100000.

答案：【按代码分段给分，参考答案如下：modulefreq_div#(parameterN=17)(inputclk,inputreset_n,input[N-1:0]period_param,input[N-1:0]duty_param,outputregdiv_out);reg[N-1:0]cnt;always@(posedgeclkornegedgereset_n)if(!reset_n)cnt＜=0;elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;elsecnt＜=0;always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;elseif(cnt＜duty_param-1)div_out＜=1'b1;elsediv_out＜=0;endmodule如果有modulexxxendmodule就给1分#(parameterN=17)(inputclk,inputreset_n,input[N-1:0]period_param,input[N-1:0]duty_param,outputregdiv_out);没有parameter也是给分的主要端口描述正确就给分reg[N-1:0]cnt;always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;有无reset都不扣分elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;每句1分elseif(cnt＜period_param-1)cnt＜=cnt+1'b1;elsecnt＜=0;判断1分cnt操作1分always@(posedgeclkornegedgereset_n)if(!reset_n)div_out＜=0;elseif(cnt＜duty_param-1)//1分div_out＜=1'b1;//1分elsediv_out＜=0;】2.设计4位BCD十进制计数器Designa4-digitBCDdecimalcounter

答案：【按代码分段给分，如果提交的作业在设计上与答案不同，请对照给分modulebcd_4d_cntx(//4位十进制计数器inputclk,inputreset_n,inputen,inputload,input[15:0]d,outputreg[15:0]bcd);always@(posedgeclkornegedgereset_n)if(!reset_n)bcd＜=0;elseif(load)bcd＜=d;elseif(en)if(bcd>=16'h9999)bcd＜=0;elseif(bcd[11:0]>=12'h999)beginbcd[15:12]＜=bcd[15:12]+1'b1;bcd[11:0]＜=0;endelseif(bcd[7:0]>=8'h99)beginbcd[11:8]＜=bcd[11:8]+1'b1;bcd[7:0]＜=0;endelseif(bcd[3:0]>=4'h9)beginbcd[7:4]＜=bcd[7:4]+1'b1;bcd[3:0]＜=0;endelsebcd[3:0]＜=bcd[3:0]+1'b1;endmodule如果有：modulebcd_4d_cntxendmodule给1分有端口声明(//4位十进制计数器inputclk,inputreset_n,inputen,inputload,input[15:0]d,outputreg[15:0]bcd);always@(posedgeclkornegedgereset_n)if(!reset_n)bcd＜=0;elseif(load)bcd＜=d;elseif(en)if(bcd>=16'h9999)bcd＜=0;elseif(bcd[11:0]>=12'h999)beginbcd[15:12]＜=bcd[15:12]+1'b1;bcd[11:0]＜=0;endelseif(bcd[7:0]>=8'h99)beginbcd[11:8]＜=bcd[11:8]+1'b1;bcd[7:0]＜=0;endelseif(bcd[3:0]>=4'h9)beginbcd[7:4]＜=bcd[7:4]+1'b1;bcd[3:0]＜=0;endelsebcd[3:0]＜=bcd[3:0]+1'b1;每正确描述4位BCD计数就给1分】单元测验-第4章1.单选题：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格处应该填入：

选项：

A、reg

B、CLK

C、Q1

D、[3:0]

答案：【[3:0]】2.单选题：含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q＜=0;elseif(CLK)Q＜=D;endmodule空格处应该填入：

选项：

A、reg

B、input

C、RST

D、CLK

答案：【reg】3.单选题：含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q＜=____?0:D;endmodule空格处应该填入：

选项：

A、CLK

B、RST

C、Q

D、D

答案：【RST】4.单选题：moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(LD)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule该模块实现的功能是：

选项：

A、同步加载计数器

B、异步加载计数器

C、同步清零加载计数器

D、异步清零加载计数器

答案：【同步加载计数器】5.单选题：含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：

选项：

A、CLK

B、D

C、Q

D、0

答案：【0】6.单选题：时钟上升沿敏感的关键词是：

选项：

A、always

B、module

C、posedge

D、negedge

答案：【posedge】7.单选题：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;else____＜=REG8[7:1];assignQB=REG8[0];endmodule空格处应该填入：

选项：

A、LOAD

B、DIN

C、QB

D、REG8[6:0]

答案：【REG8[6:0]】8.单选题：moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q＜=Q+1;endmodule

选项：

A、CLK

B、output

C、[3:0]

D、Q

答案：【CLK】9.单选题：下列哪一个表述是正确：

选项：

A、always@(posedgeCLKorRST)

B、always@(posedgeCLKornegedgeRSTorA)

C、always@(posedgeCLKorDorQ)

D、always@(posedgeCLKornegedgeRST)

答案：【always@(posedgeCLKornegedgeRST)】10.多选题：moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT＜=4'B0;elsebeginSHFT＜=(SHFT>>1);SHFT[3]＜=DIN;endassignDOUT=SHFT[0];endmodule该程序实现的功能是：

选项：

A、左移移位寄存器

B、右移移位寄存器

C、同步清零

D、异步清零

答案：【右移移位寄存器;异步清零】11.多选题：moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8＜=DIN;elseREG8[6:0]＜=REG8[7:1];assignQB=REG8[0];endmodule该程序实现的功能为：

选项：

A、右移移位寄存器

B、左移移位寄存器

C、含同步并行预置功能

D、含异步并行预置功能

答案：【右移移位寄存器;含同步并行预置功能】12.多选题：下列哪些是正确的：

选项：

A、如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述

B、若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为

C、若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中

D、敏感信号列表中可以出现混合信号

答案：【如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述;若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为;若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中】13.单选题：在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中应该对敏感信号表中的信号有匹配的表述

选项：

A、正确

B、错误

答案：【正确】14.单选题：对于含清零控制的锁存器，异步清零信号依赖于时钟信号。

选项：

A、正确

B、错误

答案：【错误】15.单选题：对于锁存器，当时钟CLK为高电平时，输出Q才随D输入的数据而改变；而当CLK为低电平时将保存其在高电平时锁入的数据。

选项：

A、正确

B、错误

答案：【正确】16.单选题：同步复位是指复位信号独立于时钟信号

选项：

A、正确

B、错误

答案：【错误】17.单选题：异步复位是指复位信号依赖于时钟信号

选项：

A、正确

B、错误

答案：【错误】18.单选题：对于同步加载计数器，加载信号LD依赖于时钟信号。

选项：

A、正确

B、错误

答案：【正确】19.单选题：V>>n是向左移动n位

选项：

A、正确

B、错误

答案：【错误】20.单选题：对于实用加法计数器，同步加载信号LOAD独立于时钟

选项：

A、正确

B、错误

答案：【错误】21.单选题：拥有单一主控时钟的时序电路属于异步时序电路

选项：

A、正确

B、错误

答案：【错误】22.modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK,RST;____[3:0]D;outputPM;output[3:0]DOUT;____[3:0]Q1;regFULL;wireLD;always@(posedgeCLKor____LDornegedgeRST)if(!RST)beginQ1＜=0;FULL＜=0;endelseif(LD)beginQ1＜=D;FULL＜=1;endelsebeginQ1＜=Q1+1;FULL＜=0;endassign____=(Q1==4'b0000);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：A.LDB.posedgeC.inputD.reg（答案中以空格分隔比如DCAB）

答案：【CDBA】EDA工具应用单元测验-第5章1.单选题：编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？

选项：

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

答案：【标识符定义不合规范】2.单选题：从代码always@（posedgeCLKornegedgeRST）可以看出：

选项：

A、RST是同步信号，高电平有效

B、RST是异步信号，低电平有效

C、RST是同步信号，下降沿有效

D、RST是异步信号，下降沿电平有效

答案：【RST是异步信号，低电平有效】3.单选题：下列代码含义为（），（*synthesis，keep*）wirei；

选项：

A、定义变量i为net类型

B、规定变量i为测试端口，需要保留

C、综合优化变量i

D、为变量i定义引脚锁定

答案：【规定变量i为测试端口，需要保留】4.单选题：下列代码含义为（），“inputclk/*synthesischip_pin=“G21””

选项：

A、定义变量clk

B、设置时钟变量

C、将时钟信号的引脚锁定到G21

D、同步clk引脚到G21

答案：【将时钟信号的引脚锁定到G21】5.单选题：错误提示：Error(12007):Top-leveldesignentity"CNT4b"isundefined可能是以下哪种错误；

选项：

A、变量类型定义错误

B、变量CNT4b未定义

C、未设置顶层实体

D、顶层实体模块未定义

答案：【顶层实体模块未定义】6.单选题：若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

选项：

A、Octal

B、Hexadecimal

C、UnsignedDecimal

D、Fractional

答案：【Hexadecimal】7.单选题：编辑矢量波形文件进行仿真时，需要编辑的是

选项：

A、所有输入信号

B、所有输出信号

C、全部信号

D、任选部分信号

答案：【所有输入信号】8.单选题：编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？

选项：

A、变量类型定义错误

B、赋值方式错误

C、标识符定义不合规范

D、语句结尾漏了“：”

答案：【标识符定义不合规范】9.多选题：下列那种技术是基于JTAG技术构建的（）

选项：

A、SignalTapII

B、ModelSim门级仿真

C、Synplify综合器综合技术

D、In-SystemSourceandProbe

E、FPGA在线配置技术

F、In-SystemMemoryContentEditor

答案：【SignalTapII;In-SystemSourceandProbe;FPGA在线配置技术;In-SystemMemoryContentEditor】10.多选题：在使用LPM定制ROM时调用的数据文件的格式有：

选项：

A、verilog

B、mif

C、Hex

D、vhdl

答案：【mif;Hex】11.多选题：按照仿真的电路描述级别的不同，HDL仿真器可以完成：

选项：

A、门级仿真

B、行为级仿真

C、RTL级仿真

D、系统级仿真

答案：【门级仿真;行为级仿真;RTL级仿真;系统级仿真】12.多选题：下列属于全程编译的处理操作是：

选项：

A、输入文件的排错

B、数据网表文件的提取

C、逻辑综合和适配

D、输出仿真结果

答案：【输入文件的排错;数据网表文件的提取;逻辑综合和适配】13.多选题：引脚锁定可以用下列哪些方法实现

选项：

A、利用引脚属性定义，在verilog代码中直接表述实现引脚锁定。

B、在quartusII中打开pinplaner直接锁定

C、通过tcl脚本

D、通过导入引脚锁定文件

答案：【利用引脚属性定义，在verilog代码中直接表述实现引脚锁定。;在quartusII中打开pinplaner直接锁定;通过tcl脚本;通过导入引脚锁定文件】14.多选题：确定采样深度，需要考虑的有

选项：

A、待测信号的采样要求

B、总的信号数量

C、存储器资源

D、待测信号的变化频率

答案：【待测信号的采样要求;总的信号数量;存储器资源】15.多选题：下列属于FPGA的编程下载文件的有

选项：

A、.sof文件

B、.qpf文件

C、.jic文件

D、.pof文件

答案：【.sof文件;.jic文件】16.多选题：在使用LPM定制ROM时调用的数据文件的格式有：

选项：

A、verilog

B、mif

C、Hex

D、vhdl

答案：【mif;Hex】17.多选题：QuartusII支持哪些设计输入方式：

选项：

A、文本文件

B、原理图文件

C、状态机文件

D、矢量波形文件

答案：【文本文件;原理图文件;状态机文件】18.单选题：待测信号中的每一个信号的采样深度都是一样的。

选项：

A、正确

B、错误

答案：【正确】19.单选题：采用SignalTapII进行电路分析的时候，采样深度越大越好

选项：

A、正确

B、错误

答案：【错误】20.单选题：为了使FPGA的下载文件掉电之后不丢失，可以将编程文件烧到FPGA的配置芯片里保存。FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。

选项：

A、正确

B、错误

答案：【正确】21.单选题：如果想在仿真中了解模块内部的某个信号的变化，可以对该信号定义keep属性。

选项：

A、正确

B、错误

答案：【正确】22.单选题：原理图输入和文本输入不能混合在一起使用。

选项：

A、正确

B、错误

答案：【错误】23.单选题：引脚锁定与具体的目标芯片型号无关。

选项：

A、正确

B、错误

答案：【错误】24.单选题：电路设计完成后，为了实现硬件下载，需要完成下列步骤：①安装下载器驱动②引脚锁定③编译④编程下载

选项：

A、正确

B、错误

答案：【正确】25.单选题：仿真的主要目的是要了解设计结果是否满足原设计的要求。

选项：

A、正确

B、错误

答案：【正确】26.单选题：一个工程中只能有一个顶层文件，顶层文件不可更改

选项：

A、正确

B、错误

答案：【错误】27.单选题：一个工程中可以包括多个设计文件。

选项：

A、正确

B、错误

答案：【正确】实验1：模可控计数器设计作业-实验1报告1.学习实验1，重复实验过程，然后1.提交实验中第1个代码截图（在Quartus/Vivado中）2.提交上述代码的仿真截图

答案：【1.提交实验中第1个代码截图（在Quartus/Vivado中）代码有错误，每个错误扣1分，（正确代码请参看视频中的代码，注意Quartus、Vivado对应的视频是不同的）代码截图非Quartus/Vivado中取的，扣1分2.提交上述代码的仿真截图仿真中有错误，一个错误扣1分，扣完为止截图应该取自ModelSim或Quartus或Vivado，否则扣1分】单元测验-实验11.单选题：根据以下代码，当c=0时，x的值将等于（），if(c)x=k;elsex=1'bz;

选项：

A、高电平

B、低电平

C、高阻

D、未知

答案：【高阻】2.单选题：下列代码实现的功能为：t＜=a~^k;

选项：

A、t=ak

B、t=a同或B

C、t=a异或b

D、t左移ak位

答案：【t=a同或B】Verilog设计深入单元测验-第6章1.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(A==0)】2.单选题：moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

选项：

A、always@(A,B)

B、if(A==0)

C、if(B==0)Q=0;

D、endmodule

答案：【if(B==0)Q=0;】3.单选题：beginY1＜=#5A^B;Y2＜=#4A|B;Y3＜=#8A&B;end以上语句共耗时多少个时间单位：

选项：

A、5

B、4

C、17

D、8

答案：【8】4.单选题：always@(A,B)beginM1＜=A;M2＜=B&M1;Q＜=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：

选项：

A、0,0,0

B、1,1,1

C、1,0,0

D、1,1,0

答案：【1,0,0】5.单选题：双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。

选项：

A、正确

B、错误

答案：【错误】6.单选题：高阻态Z可以在电路模块中被信号所传递。

选项：

A、正确

B、错误

答案：【错误】7.单选题：moduletriBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);input[3:0]IN3,IN2,IN1,IN0;input[1:0]ENA;output[3:0]DOUT;reg[3:0]DOUT;always@(ENA,IN0)if(ENA==2'b00)DOUT=IN0;elseDOUT=4'hz;always@(ENA,IN1)if(ENA==2'b01)DOUT=IN1;elseDOUT=4'hz;always@(ENA,IN2)if(ENA==2'b10)DOUT=IN2;elseDOUT=4'hz;always@(ENA,IN3)if(ENA==2'b11)DOUT=IN3;elseDOUT=4'hz;endmodule该模块实现的是双向端口电路：

选项：

A、正确

B、错误

答案：【错误】8.单选题：Verilog默认，else与最近的没有else的if相关联。

选项：

A、正确

B、错误

答案：【正确】9.单选题：不完整的条件语句的描述，是Verilog描述时序电路的途径之一。

选项：

A、正确

B、错误

答案：【正确】10.单选题：Y1=A^D;Y2=#6A&E|C;这两句语句的执行过程是，在第一条语句“Y1=A^D;”被执行后，要延时6个时间单位才能执行第二条语句。

选项：

A、正确

B、错误

答案：【错误】11.单选题：对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。

选项：

A、正确

B、错误

答案：【错误】12.moduleBI4B(CTRL,DIN,Q,DOUT);inputCTRL;input[3:0]DIN;____[3:0]Q;output[3:0]DOUT;reg[3:0]DOUT,Q;always@(Q,DIN,CTRL)if(!____)beginDOUT＜=Q;Q＜=4'HZ;endelsebegin____＜=DIN;DOUT＜=____;endendmodule空格处应该填入：A.CTRLB.4'HZC.QD.inout（答案以空格区分，如ABCD）

答案：【DACB】作业-第6章1.请看RTL图，写出对应的Verilog代码

答案：【参考答案如下：modulexx(a,b,outx,clk,rst_n,q1,q2);inputa,b;inputclk;inputrst_n;outputregq1,q2;outputoutx;always@(posedgeclkornegedgerst_n)beginif(!rst_n)q1＜=1'b0;elseq1＜=b;endalways@(posedgeclkornegedgerst_n)beginif(!rst_n)q2＜=1'b0;elseq2＜=q1&b;endassignoutx=(~a)?q1^q2:1'bz;endmodule请参照上述代码，给出第一部分得分如果与门逻辑描述正确给1分，否则给0分异或门逻辑描述正确给2分，否则给0分三态门描述正确，给3分三态门控制端未取非扣1分三态门输入输出只有一边有取非扣1分描述完全不正确给0分描述了2个寄存器给2分多1个或者少1个均扣1分，扣完为止寄存器的异步复位信号描述正确给1分，否则给0分如果上面几个部分都得分，但连线有错误为0分，连线没错误给1分上面部分有1项未得分，本项为0分】2.下面是32位乘加器（乘法加法器），请将以下程序片段的序号填入空格。A.YB.input[31:0]C.OVD.outputregE.*modulemac(__________A,input[31:0]B,input[31:0]C,outputreg[31:0]___,_________OV//乘加溢出);always@*{___,Y}=A____B+C;endmodule

答案：【依序而下：第一空为BADCE】3.阅读下列程序，回答问题moduleabc#(parameterN=8)//N>=4(inputclk,inputsi,inputrst,outputreg[N-1:0]q);always@(posedgeclk,posedgerst)if(rst)q＜=0;elseq={q[N-2:0],si};endmodule问题1：rst是同步复位还是异步复位？问题2：上述程序中描述了多个寄存器？问题3：描述的是什么功能（在10个字内回答）问题4：在例化（实例化）abc这个元件时候，能否改变参数N？

答案：【异步复位8个逻辑左移的移位寄存器只要回答有“移位寄存器”给2分只提到“左移”给1分字数超过10字，扣1分能】实验2：正弦波信号发生器单元测验-实验21.单选题：将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

选项：

A、7

B、8

C、9

D、256

答案：【8】作业-实验2报告1.学习“实验2：正弦波信号发生器（1）”重复实验过程1.提交代码截图（在Quartus/Vivado中）2.提交TestBench3.提交仿真截图

答案：【1.提交代码截图（在Quartus/Vivado中）代码有错误，每个错误扣1分代码截图非Quartus/Vivado中取的，扣2分2.提交TestBench复位信号描述为1分时钟信号描述为1分其他信号描述为1分3.提交仿真截图仿真图中无复位过程，扣1分仿真图中缺失了视频中展现的功能，每缺少1个，扣1分】Verilog仿真与TestBench单元测验-第7章1.单选题：moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序执行完成共需要____个时间单位。

选项：

A、3

B、5

C、10

D、19

答案：【10】2.单选题：assign#(5,3,7)w_or=|bus;如果该表达式右侧结果为0，则延迟为____。

选项：

A、5

B、3

C、7

D、0

答案：【3】3.单选题：rega,b,c;a=0;b=1;c=0;$write("Thevalueofbis:%b",b);$display("Thevalueofais:%b",a);$write("Thevalueofcis:%b",c);该程序块的输出结果是____。

选项：

A、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

B、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

C、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

D、Thevalueofbis:1Thevalueofais:0Thevalueofcis:0

答案：【Thevalueofbis:1Thevalueofais:0Thevalueofcis:0】4.多选题：基于initial语句产生普通时钟信号，parameterclk_period=10;regclk;initialbeginclk=0;________________;end

选项：

A、always#(clk_period/2)clk=~clk

B、forever#(clk_period/2)clk=~clk

C、always#(clk_period)clk=~clk

D、forever#(clk_period)clk=~clk

答案：【always#(clk_period/2)clk=~clk;forever#(clk_period/2)clk=~clk】5.多选题：以下属于VerilogTestBench主要功能的是：

选项：

A、例化待验证的模块实体。

B、通过Verilog程序的行为描述，为待测模块实体提供激励信号。

C、收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告。

D、根据比较结果自动判断模块的内部功能结构是否正确。

答案：【例化待验证的模块实体。;通过Verilog程序的行为描述，为待测模块实体提供激励信号。;收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告。;根据比较结果自动判断模块的内部功能结构是否正确。】6.多选题：以下哪些属于HDL系统设计描述层次：

选项：

A、系统级

B、行为级

C、RLT级

D、门级

答案：【系统级;行为级;RLT级;门级】7.多选题：以下用于显示类的系统函数包括：

选项：

A、$display

B、$write

C、$strobe

D、$monitor

答案：【$display;$write;$strobe;$monitor】8.多选题：ModelSim可以帮助QuartusII完成哪些层次的HDL仿真：

选项：

A、系统级或行为级仿真

B、RTL级仿真

C、综合后门级仿真

D、适配后门级仿真

答案：【系统级或行为级仿真;RTL级仿真;综合后门级仿真;适配后门级仿真】9.单选题：forcea00,101;该语句表示在10时刻强制信号a为1。

选项：

A、正确

B、错误

答案：【错误】10.单选题：仿真激励信号的产生，可以通过Verilog编写或仿真器波形设置命令实现。

选项：

A、正确

B、错误

答案：【正确】11.单选题：ModelSim使用编译后的HDL库进行仿真，因此属于编译型仿真器。

选项：

A、正确

B、错误

答案：【正确】12.单选题：VerilogTestBench可以使用不可综合的Verilog语句进行描述

选项：

A、正确

B、错误

答案：【正确】13.单选题：经过编译生成仿真数据库的Verilog仿真器属于编译后执行方式。

选项：

A、正确

B、错误

答案：【错误】14.单选题：考虑电路时延特性的Verilog仿真属于功能仿真。

选项：

A、正确

B、错误

答案：【错误】15.单选题：assign#(1,3)b=~a;如果该语句右侧结果为未知（x）或高阻态（z），则延迟为3。

选项：

A、正确

B、错误

答案：【错误】16.单选题：#10r=1'b1;和r=#101'b1;两语句延迟效果相同。

选项：

A、正确

B、错误

答案：【正确】17.单选题：#10in=1;表示10个时间单位后将in赋值为1。

选项：

A、正确

B、错误

答案：【正确】18.单选题：$display("\\\t%%\n\"\1");该语句的输出结果是：\%"1

选项：

A、正确

B、错误

答案：【正确】19.单选题：#150$finish(2);该语句表示经过150个时间单位延迟后终止仿真，并输出2。

选项：

A、正确

B、错误

答案：【正确】实验3：VGA显示控制电路设计单元测验-实验31.单选题：VGA的行同步信号HSync可以采用什么方法生成？

选项：

A、多路选择器

B、译码器

C、计数器

D、编码器

答案：【计数器】2.单选题：根据以下仿真波形的结果，判断电路的逻辑功能可能为

选项：

A、加法计数器

B、减法计数器

C、移位寄存器

D、四分频器

答案：【移位寄存器】3.多选题：设计一个VGA控制器，在VGA屏幕上显示一个学校的Logo图标，那么这个图标的显示数据可以放在那种元件中

选项：

A、LPM_ROM

B、双端口RAM

C、计数器

D、译码器

答案：【LPM_ROM;双端口RAM】4.单选题：如果需要生成的VGA分辨率是800x600@60Hz，那么行计数器是从0计数到799

选项：

A、正确

B、错误

答案：【错误】5.单选题：可以使用相同的VGA显示控制电路驱动显示不同分辨率和刷新率的图像。

选项：

A、正确

B、错误

答案：【错误】作业-实验3报告1.学习“实验3：VGA显示控制电路设计（1）”重复实验过程1.提交代码截图（在Quartus/Vivado中）2.提交TestBench3.提交仿真截图

答案：【1.提交代码截图（在Quartus/Vivado中）代码有错误，每个错误扣1分代码截图非Quartus/Vivado中取的，扣2分2.提交TestBench复位信号描述为1分时钟信号描述为1分其他信号描述为1分3.提交仿真截图仿真图中无复位过程，扣1分仿真图中缺失了视频中展现的功能，每缺少1个，扣1分】有限状态机设计技术单元测验-第8章1.单选题：下列编码方式中采用顺序编码的是

选项：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、0000—1100—1000—1110

答案：【0000—0001—0010—0011】2.单选题：定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：

选项：

A、always@（posedgeclk）case(state)0:next_state＜=1;1:next_state＜=x;

B、always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

C、always@（posedgeclk）case(state)0:if（state==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;

D、以上都不对

答案：【always@（posedgeclk）case(state)0:if（a==0）next_state＜=1;elsenext_state＜=x;1:next_state＜=x;】3.单选题：在Verilog中定义了宏名?`define?sum?a+b+c?下面宏名引用正确的是（??）

选项：

A、out=’sum+d

B、out=sum+d

C、out=`sum+d

D、都正确

答案：【out=`sum+d】4.单选题：下列Moore型状态机采用Verilog语言说明部分正确的是：

选项：

A、parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

B、parameter[1:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[1:0]current_state,next_state;

C、TYPEFSM_STIS(s0,s1,s2,s3,s4);SIGNALcurrent_state,next_state:FSM_ST;

D、typedefenum{s0,s1,s2,s3,s4}type_user;type_usercurrent_state,next_state

答案：【parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;】5.单选题：下列Moore型状态机采用Verilog语言主控时序部分正确的是：

选项：

A、always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

B、always@(posedgeclk)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end

C、always@(posedgeclkt)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

D、always@(posedgeclkornegedgereset)if(reset)current_state＜=s0;elsecurrent_state＜=next_state;

答案：【always@(posedgeclkornegedgereset)beginif(!reset)current_state＜=s0;elsecurrent_state＜=next_state;end】6.单选题：下列编码方式为一位热编码的是：

选项：

A、0000—0001—0010—0011

B、0001—0010—0100—1000

C、0000—1000—1100—1110

D、以上答案都正确

答案：【0001—0010—0100—1000】7.多选题：下列序列检测器实现检测序列为“11101000”，其verilog程序描述正确的是（）。

选项：

A、说明部分程序modulesequ_detect(//检测序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;

B、主控时序过程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;elsec_st＜=next_st;

C、主控组合过程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase

D、辅助过程程序assigncheck_flag=(c_st==s8);endmodule

答案：【说明部分程序modulesequ_detect(//检测序列11101000inputclk,inputreset_n,inputdata_in,outputcheck_flag);localparams0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;;主控时序过程程序always@(posedgeclk,negedgereset_n)if(!reset_n)c_st＜=0;elsec_st＜=next_st;;主控组合过程程序always@*case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==1)next_st=s3;elsenext_st=s0;s3:if(data_in==0)next_st=s4;elsenext_st=s3;s4:if(data_in==1)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s2;s6:if(data_in==0)next_st=s7;elsenext_st=s1;s7:if(data_in==0)next_st=s8;elsenext_st=s1;s8:if(data_in==0)next_st=s0;elsenext_st=s1;default:next_st=s0;endcase;辅助过程程序assigncheck_flag=(c_st==s8);endmodule】8.多选题：下列状态机运行过程中的说明，那些是正确的：

选项：

A、状态机运行过程中受多个时钟控制

B、状态机可以仿同步完成多条运算和控制操作

C、状态机的状态数通常是有限的

D、状态机能够构成性能良好的同步时序逻辑模块

答案：【状态机可以仿同步完成多条运算和控制操作;状态机的状态数通常是有限的;状态机能够构成性能良好的同步时序逻辑模块】9.多选题：下列关于状态机的主要结构组成说明正确的是：

选项：

A、状态机说明部分,包含状态机转换变量的定义和所有可能的状态说明

B、主控时序过程，主要是负责状态机运转和在时钟驱动下负责状态转换的过程

C、主控组合过程，根据外部输入信号确定对外输出或对内部其他组合和时许过程输出进行控制

D、辅助过程，用于配合状态机工作的过程

答案：【状态机说明部分,包含状态机转换变量的定义和所有可能的状态说明;主控时序过程，主要是负责状态机运转和在时钟驱动下负责状态转换的过程;主控组合过程，根据外部输入信号确定对外输出或对内部其他组合和时许过程输出进行控制;辅助过程，用于配合状态机工作的过程】10.多选题：状态机编码的方式包括：

选项：

A、直接输出型编码

B、用宏定义语句定义状态编码

C、顺序编码

D、一位热码编码

答案：【直接输出型编码;用宏定义语句定义状态编码;顺序编码;一位热码编码】11.多选题：安全状态机的设计方式包括：

选项：

A、状态导引法

B、状态编码监测法

C、借助EDA工具生成安全状态机

D、硬件方式生成安全状态机

答案：【状态导引法;状态编码监测法;借助EDA工具生成安全状态机】12.多选题：AD0809状态机程序中COM组合过程主要实现的两个功能是：

选项：

A、时序控制功能

B、状态译码功能

C、采样控制功能

D、输出锁存功能

答案：【状态译码功能;采样控制功能】13.多选题：关于AD0809时序电平描述正确的是（）

选项：

A、START为转换启动控制信号，高电平有效

B、ALE为模拟信号输入选通端口地址锁存信号，上升沿有效

C、START有效以后，状态信号EOC变为低电平

D、转换结束后，EOC转为高电平

答案：【START为转换启动控制信号，高电平有效;ALE为模拟信号输入选通端口地址锁存信号，上升沿有效;START有效以后，状态信号EOC变为低电平;转换结束后，EOC转为高电平】14.多选题：以下哪些内容是有限状态机的性能优势：

选项：

A、高效的顺序控制模型

B、容易利用现成的EDA工具进行优化

C、性能高速、稳定

D、高可靠性能

答案：【高效的顺序控制模型;容易利用现成的EDA工具进行优化;性能高速、稳定;高可靠性能】15.单选题：针对一位热码编码方式的特点，正常状态只能有一个触发器的状态为1，可以在状态机设计程序中加入对状态编码中1的个数是否大于1的监测判断逻辑。

选项：

A、正确

B、错误

答案：【正确】16.单选题：`define定义全局符号全量，可在不同的模块中通用，定义语句放在module模块语句外；parameter定义常量在模块语句中，具有局部变量特征。

选项：

A、正确

B、错误

答案：【正确】17.单选题：Mealy型状态机的组合过程结构中的输出信号是当前状态和当前输入的函数。

选项：

A、正确

B、错误

答案：【正确】18.单选题：下列关于5状态的状态机说明部分的程序是否正确parameter[2:0]s0=0,s1=1,s2=2,s3=3,s4=4;reg[2:0]current_state,next_state;

选项：

A、正确

B、错误

答案：【正确】19.单选题：状态机主控时序过程是指负责状态机运转和在时钟驱动下负责状态机转换的过程。

选项：

A、正确

B、错误

答案：【正确】20.单选题：下面这段程序是否能够实现安全编码：Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;

选项：

A、正确

B、错误

答案：【正确】21.单选题：序列检测器只能是通过Moore型状态机实现功能。

选项：

A、正确

B、错误

答案：【错误】22.单选题：序列检测器检测过程中正确码的收到必须是连续的，要求序列检测器必须记住前一次的正确码及正确序列。

选项：

A、正确

B、错误

答案：【正确】23.单选题：下面关于序列检测器的功能描述是否正确序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组二进制码后，如果该组码与检测器预先设置码相同，则输出1。

选项：

A、正确

B、错误

答案：【正确】24.单选题：AD0809一个完整的采样周