2026年计算机组成原理习题(含答案)

2026年计算机组成原理习题(含答案)一、单项选择题（每题2分，共20分）1.某16位定点补码整数，最高位为符号位，若其表示的数值范围为-32768~32767，则该数的模是（）A.2^15B.2^16C.2^17D.2^18答案：B2.若浮点数格式为1位符号位，8位阶码（移码，偏置值127），23位尾数（原码，隐含最高位1），则十进制数-12.625的规格化浮点数二进制表示为（）A.11000001010011000000000000000000B.11000001110011000000000000000000C.01000001010011000000000000000000D.01000001110011000000000000000000答案：A（解析：-12.625=-1100.101B=-1.100101×2^3，阶码=3+127=130=10000010B，尾数取后23位为10010100000000000000000，符号位1）3.某指令系统中，操作码占6位，地址码占3×5位，该指令的最大操作数个数为（）A.1B.2C.3D.4答案：C（解析：地址码分为3段，每段5位，对应3个操作数地址）4.某CPU的指令流水线包含取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）5个阶段，各阶段延迟分别为2ns、3ns、4ns、5ns、1ns。若采用静态分支预测（假设分支不跳转），则流水线的最大吞吐率为（）A.1/(5ns)B.1/(4ns)C.1/(3ns)D.1/(2ns)答案：A（解析：流水线时钟周期由最长阶段决定，即5ns，吞吐率为1/周期）5.某32位计算机的主存地址空间为4GB，按字节编址，Cache采用4路组相联，块大小32字节，总容量256KB。则Cache的组数为（）A.2048B.4096C.8192D.16384答案：A（解析：Cache总块数=256KB/32B=8192块，4路组相联，组数=8192/4=2048）6.某总线采用同步通信方式，总线时钟频率100MHz，总线宽度32位，每个总线周期传输1个数据块（4个字节），则总线的最大传输速率为（）A.100MB/sB.200MB/sC.400MB/sD.800MB/s答案：C（解析：总线周期=1/100MHz=10ns，每周期传4B，速率=4B/10ns=400MB/s）7.某DRAM芯片容量为16M×8位，采用行列地址复用技术（行地址与列地址各14位），则该芯片的地址引脚数为（）A.14B.28C.8D.16答案：A（解析：行列地址复用，地址引脚数=行地址位数=14）8.在微程序控制器中，控制存储器（CM）存储的是（）A.机器指令B.微指令C.操作数D.状态字答案：B9.某I/O接口采用中断方式与CPU通信，假设中断请求信号高电平有效，中断屏蔽寄存器初始全0。当设备1（优先级最高）和设备2同时发出中断请求时，CPU响应后执行中断服务程序期间，设备3又发出请求，则正确的处理顺序是（）A.设备1→设备2→设备3B.设备1→设备3→设备2C.设备3→设备1→设备2D.设备1→设备2（设备3被屏蔽）答案：D（解析：中断服务期间，CPU通常关闭中断或屏蔽同级/低级中断，设备3优先级低于设备1，被屏蔽）10.某计算机采用双总线结构（CPU-主存总线、I/O总线），主存与I/O设备之间的数据传输应通过（）A.CPU中转B.直接存储器访问（DMA）C.通道D.中断答案：B（解析：双总线结构中，主存与I/O设备间通过DMA控制器直接传输，不经过CPU）二、填空题（每空1分，共20分）1.8位补码表示的整数范围是______，其中-1的补码是______。答案：-128~+127；111111112.定点数乘法中，Booth算法可以减少______的次数，其核心思想是______。答案：部分积相加；根据相邻两位乘数判断加减被乘数3.某指令系统中，指令字长16位，操作码采用扩展编码，若已有4条三地址指令（地址码各4位），则最多还能定义______条二地址指令。答案：（16-3×4=4位操作码，三地址指令用了4条，剩余12条操作码空间；二地址指令地址码占8位，操作码占8位，总共有12×2^4=192条？正确计算：三地址指令操作码4位，4条占用4个编码，剩余12个编码；二地址指令操作码扩展为4+4=8位，每个三地址剩余编码可扩展2^4=16条二地址指令，故12×16=192条）4.流水线中的相关包括______、______和控制相关，其中______会导致流水线断流最多。答案：数据相关；资源相关；控制相关5.虚拟存储器中，页表的作用是______，快表（TLB）是______的高速缓存。答案：实现虚拟地址到物理地址的映射；页表6.总线仲裁方式分为______和______，其中______方式响应速度最快。答案：集中仲裁；分布仲裁；链式查询（或菊花链）7.CPU的指令周期通常包括______、______、执行周期和中断周期。答案：取指周期；间址周期8.DRAM的刷新方式包括______、______和异步刷新，其中______会导致内存访问暂时停止。答案：集中刷新；分散刷新；集中刷新9.PCIe总线采用______拓扑结构，支持______传输，其基本传输单位是______。答案：点对点；全双工；TLP（事务层包）三、简答题（每题6分，共30分）1.简述补码加减法运算的规则，并举例说明溢出检测的方法。答案：规则：[A+B]补=[A]补+[B]补（mod2^n），[A-B]补=[A]补+[-B]补（mod2^n）。溢出检测方法：①单符号位法：最高位进位与次高位进位异或为1则溢出；②双符号位法（变形补码）：两个符号位不同则溢出。例：A=+120（01111000），B=+90（01011010），相加得11010010（补码），单符号位最高位无进位（0+0=0），次高位进位1（1+1=10），异或得1，溢出；双符号位为001111000+001011010=011010010，符号位01不同，溢出。2.比较CISC和RISC指令系统的主要差异（至少列出4点）。答案：①指令数量：CISC多（数百条），RISC少（几十条）；②指令长度：CISC可变长，RISC固定长；③寻址方式：CISC复杂（多种），RISC简单（仅寄存器、立即数、基址）；④执行时间：CISC多数指令需多个周期，RISC多数指令单周期；⑤寄存器数量：CISC少，RISC多（大量通用寄存器）；⑥编译优化：CISC难，RISC易（通过优化编译利用流水线）。3.说明流水线中数据相关的类型及解决方法。答案：类型：①写后读（RAW）：前条指令写，后条指令读；②读后写（WAR）：前条指令读，后条指令写；③写后写（WAW）：前条指令写，后条指令写。解决方法：①转发（旁路）技术：通过硬件将前条指令的结果直接传给后条指令的输入；②指令调度：调整指令顺序避免相关；③暂停（插入气泡）：在流水线中插入空操作等待数据准备好；④编译优化：通过编译器重新排列指令顺序减少相关。4.解释Cache的三种映射方式，并比较其优缺点。答案：①全相联映射：任意主存块可映射到任意Cache块。优点：冲突率最低；缺点：查找速度慢（需比较所有Cache块标签），成本高。②直接映射：主存块i映射到Cache块imodC（C为Cache块数）。优点：查找快（只需比较一个块），成本低；缺点：冲突率高（不同主存块映射到同一块时发生替换）。③组相联映射：主存块映射到特定组（imodG，G为组数），组内全相联。优点：折中，冲突率较低，查找速度较快；缺点：复杂度介于前两者之间。5.简述DMA控制器的工作流程（从请求到结束）。答案：①设备向DMA控制器发DMA请求；②DMA控制器向CPU发总线请求（HOLD）；③CPU响应后释放总线控制权（HLDA）；④DMA控制器接管总线，向主存发地址，控制设备与主存间数据传输（每次传输一个字节/字）；⑤数据块传输完成后，DMA控制器向CPU发中断请求；⑥CPU响应中断，处理结束事务（如更新计数器、检查错误）。四、分析题（每题10分，共30分）1.已知X=+105，Y=-76（均为十进制），采用8位补码计算X+Y和X-Y，并判断是否溢出（要求写出计算过程）。答案：[X]补=01101001（+105），[Y]补=10110100（-76），[-Y]补=01001100（+76）X+Y：[X]补+[Y]补=01101001+10110100=00011101（补码）=+29，无溢出（最高位进位1，次高位进位1，异或0）。X-Y：[X]补+[-Y]补=01101001+01001100=10110101（补码）=-75，无溢出（最高位进位0，次高位进位1，异或1？此处需重新计算：01101001+01001100=10110101，符号位1，数值部分1001011（取反加1得0110101=+101），故实际值-101。原X-Y=105-(-76)=181，8位补码范围-128~+127，181超出范围，溢出。之前判断错误，正确溢出检测：双符号位法，[X]补=001101001，[-Y]补=001001100，相加=010110101，符号位01不同，溢出。2.某计算机的指令格式如下：操作码（6位）源寄存器（R1，5位）目标寄存器（R2，5位）立即数（16位）该指令支持寄存器-立即数（R-I）和寄存器-寄存器（R-R）两种寻址方式，通过操作码的最高位区分（0为R-R，1为R-I）。分析以下问题：（1）该指令字长是多少？（2）R-R方式下，操作数如何获取？（3）R-I方式下，立即数的范围（用十进制表示）？答案：（1）指令字长=6+5+5+16=32位。（2）R-R方式：源操作数从R1寄存器读取，目标操作数从R2寄存器读取（或目标地址为R2，根据指令功能确定是读还是写）。（3）立即数16位，若为补码，范围-32768~+32767；若为无符号，0~65535（通常默认补码，故-32768~+32767）。3.某Cache系统参数：主存容量4GB，块大小64字节，Cache容量256KB，4路组相联，采用LRU替换策略，写回法。（1）计算主存地址各字段的位数（标记、组号、块内偏移）。（2）若访问序列为0x00001234、0x00001278、0x000012B0、0x000013F0、0x00001234，计算命中率（假设初始Cache为空）。答案：（1）主存地址32位（4GB=2^32B）。块内偏移=log2(64)=6位。Cache组数=256KB/(4×64B)=256×1024/(256)=1024组，组号=log2(1024)=10位。标记=32-10-6=16位。（2）地址转换：0x00001234=二进制00000000000000000001001000110100，块内偏移6位（最后6位：110100），组号10位（中间10位：0001001000）=0x48，标记16位（前16位：0000000000000000）。0x00001278=00000000000000000001001001111000，块内偏移111000，组号0001001001=0x49。0x000012B0=00000000000000000001001010110000，组号0001001010=0x4A。0x000013F0=00000000000000000001001111110000，组号0001001111=0x4F。0x00001234组号0x48，标记0x00。初始Cache空，第一次不命中（装入组0x48）；第二次组0x49不命中（装入）；第三次组0x4A不命中（装入）；第四次组0x4F不命中（装入）；第五次组0x48，标记匹配，命中。命中率=1/5=20%。五、综合题（20分）设计一个支持以下指令的简单CPU数据通路：加法指令ADDR1,R2（R1←R1+R2）取数指令LOADR3,(R4)（R3←Mem[R4]）存数指令STORE(R5),R6（Mem[R5]←R6）要求：（1）画出数据通路的简化框图（标出主要部件：PC、IR、MAR、MDR、通用寄存器组、ALU、控制单元等）。（2）描述AD