电子拔河比赛游戏机的设计

安徽财经大学

电子拔河比赛游戏机的设计

姓名：

学号:

学院:管理科学与工程学院

专业：电子信息工程

指导老师：

设计时间：2013年5月

目录

一、设计任务以及要求一.....一........-------…一一

—..---...4

二、总体框图.一.一….一.•・一・一一•一・.—・•一.....一…

三、选择器件.......

—■■■—■■■—■

四、功能模块一一————————-——

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/j、R:k^^1^I■■■■■■■■■■■■■■■■■■■■■

…16

一、，设计任务以及要求

1.设计一个模拟拔河游戏机比赛的逻辑电路。

2.电路使用15个电平指示灯排成一排，开机后只有中间一个点亮，以此作

为拔河的中心线。

3.比赛双方各持一个按键，迅速不断的按动产生脉冲，谁按得快，亮点向谁

方向移动。每按一次，亮点移动一次。

4.移动到任何一方终端指示灯点亮，这一方得胜，此时双方按键均无作

用，输出保持，只有经裁判按动复位后，恢复到中心线。

5.显示器显示胜者的盘数。

二、总体框图

1.设计方案：

(1)本课题所设计的拔河游戏机由15电平指示灯排列成一行，开机

之后只有中间一个电平指示灯亮，以此作为拔河的中心线。可逆计数器

原始状态为0000,经译码后输出中间的电平指示灯亮。游戏双方各持一

个按键，迅速地、不断地按动产生脉冲信号，谁按得快，亮点向谁方向移

动，每按一次，亮点移动一次。移到任一方终端指示灯点亮，这一方就获

胜，此时双方按键均无作用，输出保持，只有经裁判复位后才使亮点恢复

到中心线。

(2)当一局比赛结束后，由点亮该终点灯的信号使电路封锁加减脉冲

信号的作用.即实现电路自锁，使加减脉冲无效。同时，使计分电路自动加

分。当两人比赛结束后，裁判可以让计分显示器清零。

(3)控制电路部分应能控制由振荡器产生的脉冲信号进入计数器的加

减脉冲的输入端，其进入方向则由参赛双方的按键信号决定。

2.电路原理图：

图一为拔河游戏机的电路框图

图一

模块功能及思路介绍

一――本次设计中一共包含了六个模块。

（一）、整形电路

整形电路，使A、B二键出来的脉冲经整形后变为一个占空比很大的脉冲，

这就减少了进行某一计数时另一计数输入为低电平的可能性，从而使每按一次键

都有可能进行有效的计数。

（二，译码电路

拔河开始后中心处二极管首先点亮，当编码器进行加法计数时，亮点向右

移，进行减法计数时,亮点向左移。

（三）、控制电路

指示出谁胜谁负。当亮点移到任何一方的终端时，判该方为胜，此时双方的

按键均宣告无效。

（四）、胜负显示

显示比赛选手各自胜负次数

（五）、复位控制

每次比赛结束后裁判能控制让电路回复比赛。也能让显示器归零。

三、选择器件

1、选择器件：

+5V直流电源5个

单刀双掷开关4个

DCD_HEX译码显示器2件

CC4514BD4线一16线译码器1片.

CC4518BD双同步十进制计数器2片

74LS193D同步二进制可逆计数器1片

74LS00D与非门8片

74LS08D与门2片

74LS05D非门1片

74LS32D或门1片

电阻1KQ4个

2、主要器件极其相关功能

⑴.4514BD4线-16线译码器引脚排列及功能:

MIcozI。

UI

4514BD_5V

cozio

IIIIII68599=87IO

。。。。。。0000000000

4514BD管脚图

输入输入

高电平输高电平输

AA

LEINHA3AO出端LEINHA3A2A1A0出端

21

100000Y0101001Y9

100001Y1101010Y10

100010Y2101011Y11

100011Y3101100Y12

100100Y4101101Y13

100101Y5101110Y14

100110Y6101111Y15

100111Y711XXXX无

101000Y800XXXX①

4514BD逻辑功能图

说明:Y0~Y15—数据输出端;①一输出状态锁定在上一个LE="1”

时,AO〜A3的输入状态；A0~A3一数据输入端；NH一输出禁

止控制端;LE-数据锁存控制端。

(2)、4518BD双十进制同步计数器引脚排列及功能：

U1A

1A

ENI3

1B4

MR11C

1D5

>CPI6

4518BD_5V

4518BD管脚图

输入

输出功能

CPREN

t01加计数

00]加计数

10X

X0t

保持

t00

10I

X1X全部为“0”

4518逻辑功能表

4518BD管脚说明：1CP、2CP一时钟输入端；1R、2R—清除端；1EN、

2EN—计数允许控制端；1QO1Q3一计数器输出端；2Q0~2Q3一计数器

输出端。

(3)74LS193D同步二进制可逆计数器

简要说明：

74LS193为可预置的十六进制同步加/减计数器。

74LS193的清除端是异步的。当清除端（MR）为高电平时，不管时钟端

（CPD、CPU）状态如何，即可完成清除功能。193的预置是异步的。当置入

控制端（PL）为低电平时，不管时钟CP的状态如何,输出端（Q0〜Q3）即可预置

成与数据输入端（P0~P3）相一致的状态。193的计数是同步的，靠CPD、CPU

同时加在4个触发器上而实现。在CPD、CPU上升作用下Q0〜Q3同时变化,

从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用

CPD或CPU,此时另一人时钟应为高电平。

74LS193管脚图

74LSI93管脚说明：

当置入控制端（PL）为低电平时，不管时钟CP的状态如何,输出端3,2,6,

7即可预置成与数据输入端15,1,10,9相一致的状态。可当成输出端

14为置零端；11为置数端。3,2,6,7为输出端；14为置零端；5为加法

计数端；4为减法计数端；12,13分别为进借位端。

MODESELECTTABLE

MRPLCPuCPDMODE

HXXXReset(Asyn.)

LLXXPreset(Asyn)

LHHHNoChange

LH,rHCountUp

LHHSCountDown

L=LOWVoltageLevel

H=HIGHVoltageLevel

X=Don'tCare

J-=LOW-to-HIGHClockTransition

11151109

143267

Vcc=PIN16

GND=PIN8

逻辑符号图74LS193

(4)74LS00与非门

INPUT0UTPUT

ABY

001

011

101

110

74LS00逻辑功能图

(5)74LS05D非门

INPUTOUTPUT

AY

01

10

(6)74LS32或门

INPUTOUTPUT

ABY

000

011

101

111

74LS32逻辑功能表

(7)74LS08与门

Y=AB

InputsOutput

ABY

LLL

LHL

HLL

HHH

74LS08逻辑功能图

四、功能模块

1、各模块功能及相关原理图

(1)编码电路的设计：

由双时钟二进制同步可逆计数器74LS193D构成，它有2个输入

端,4个输出端，能进行加/减计数。通过编码器来控制电平指示灯的显

示，加计数时向右移动，进行减计数时，向相反方向移动。电路图如下：

(2).整形电路设计：

由与门74LS08D和与非门74LSOOD构成。因74LS192D是可

逆计数器，控制加减的CP脉冲分别加至5脚和4脚,此时当电路要求进

行加法计数时，减法输入端必须按高电平;进行减法计数时，加法输入

端CP。也必须接高电平，若直接由A、B键产生的脉冲加到5脚或4脚,

就有很多时机在进行计数输入时另一计数输入端为低电平，使计数器不能

计数，双方按键均失去作用，拔河比赛不能正常进行。加一整形电路，使

A、B二键出来的脉冲经整形后变为一个占空比很大的脉冲,这就减少了进

行某一计数时另一计数输入为低电平的可能性，从而使每按一次键都有可

能进行有效的计数。电路图如下图所示：

(3).译码电路:

由4线一16线译码器4514BD构成。译码器的输出中选15

个接电平指示灯，电平指示灯的正端接译码器;这样，当输出为高电平时电

平指示灯点亮。

比赛准备,译码器输入为0000,Y。输出为1,中心处指示灯首先点亮,

当编码器进行加法计数时，亮点向右移，进行减法计数时，亮点向左移，电

路图如下图所示:

(4).控制电路:

由74LS32和74LS05构成,其作用是指示出谁胜谁负。当亮点移到

任何一方的终端时,判该方为胜，此时双方的按键均宣告无效。将双方终端

指示灯的正接至异或门的2个输入端，当获胜一方为“1”,而另一方则为“0”,

异或门输出为“1”，经国E门产生低电平“0”，再送到74LS192D计

数器的置数端，于是计数器停止计数,处于预置状态，由于计数器数据瑞D

。、》、Dz、D,和输出Q°、Q］、Q2、Q,对应相连，输入也就是输出，从而使计数

器对脉冲不起作用。电路图如下图所示：

U6A

74LS0S0

(5).胜负显示:

由计数器CC4518和译码显示器构成。将双方终端指示灯正极经与非

门输出后分别接到2个CC4518计数器的EN端,CC4518的两组4位BC

D码分别接到实验箱中的两组译码显示器的8、4、2、1插孔上。当一方取

胜时，该方终端指示灯发亮，产生一个上升沿，使相应的计数器进行加一

计数,于是就得到了双方取胜次数的显示，若1位数不够，则进行2位数的

级连。电路图如下：

U10

(6).复位控制：

74LS193D的清零端CR接一个电平开关，作为一个开关控制,进行多

次比赛而需要的复位操作，使亮点返回中心点。

4518BD的清零端R也接一个电平开关，作为胜负显示器的复位来

控制胜负计数器使其重新计数。其中CC4518功能表下表所示：

输入

时钟清零使能输出功能

CPRDEN

X1X全部为0

t01

加计数

001

10X

X0t

保持

t00

10I

2.仿真结果

vcc

V3B

XL5UUJ

?4150C^

U3C

V3D

KL5UUU

74150CJ

整形模块电路仿真图

U9