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文档简介

第二章

VerilogHDL语言与VIVADO1连续赋值语句assign

assign语句

用于对wire型变量赋值，是描述组合逻辑最常用的方法之一。

例如assignc=a&b;

//a、b可以是wire型变量或寄存器变量，c必须是wire型变量或其他线网型变量。2过程赋值语局“=”和“<=”

用于对reg型变量赋值

在过程块中使用过程赋值语句。赋值语句always块包含一个或一个以上的语句(如:过程赋值语句、条件语句和循环语句等），在运行的全过程中，在时钟控制下被反复执行。时钟有效边沿来了就执行。在always块中被赋值的只能是寄存器reg型变量。always块的写法是:always@(敏感信号表达式)例如：always@（clk）//只要clk发生变化就触发always@（posedgeclk）//clk上升沿触发always@（negedgeclk）//clk下降沿触发always@（negedgeclk1orposedgeclk2）//clk1下降沿触发，clk2上升沿也触发always@（*）该语句所在模块的任何输入信号变化了都触发。结构说明语句alwaysinitial语句用于对寄存器变量赋予初值结构说明语句initial阻塞的概念：在一个块语句中，如果有多条阻塞赋值语句，在前面的赋值语句没有完成之前，后面的语句就不能被执行，就像被阻塞了一样，因此称为阻塞赋值方式。非阻塞的概念：多条非阻塞赋值在过程块内同时完成赋值操作,多条语句相当于同时执行！

非阻塞（non-blocking)赋值方式：

赋值符号为<=，如b<=a；

阻塞（blocking)赋值方式：

赋值符号为=，如b=a；

非阻塞和阻塞是截然不同的！阻塞与非阻塞

阻塞的研究阻塞与非阻塞

非阻塞的研究阻塞与非阻塞

非阻塞

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