数字电路数字电子技术第5章课件

1、第五章记忆单元电路,5.2 触发器,5.3 集成锁存器与触发器,5.1 锁存器,5.4 锁存器与触发器的VHDL描述,1,PPT学习交流,5.1 锁存器,一、具有记忆功能的双稳态元件 电路结构:由两个非门交叉连接而成。,电路特点:有两个互补的输出端:Q和 有两个稳定的状态。,定义: 当Q=1, =0，称为“1”状态 当Q=0, =1，称为“0”状态，,两个状态都能够自维持，称为“自锁”或“锁存”。 “记忆”功能电路一旦进入了“1状态”或“0状态”，无需输入信号，只要不断电，其状态会被长久的记住。,2,PPT学习交流,二、 用与非门组成的RS锁存器,1. 电路结构: 增加两个输入端 R: 置0输

2、入端 S: 置1输入端,置0端,置1端,低电平有效,5.1锁存器,3,PPT学习交流,（2）逻辑功能,0,1,1,1,0,0,置0,0 0,R称为置0输入端 低电平有效,输出,输出,（次态）,n,n+1,0态,5.1锁存器,4,PPT学习交流,1,0,0,0,1,1,置1,1 1,S称为置1输入端 低电平有效,0 0,置0,1态,（2）逻辑功能,5.1锁存器,5,PPT学习交流,0 1,1 0,1 1,1,1,1,0,0,0,1,0,1,1,Qn+1Qn 保持,0 0,0 1,（2）逻辑功能,5.1锁存器,6,PPT学习交流,0 1,1 0,1 1,0,0,1,1,1,1,0,0,1,1,Qn

3、+1Qn 保持,0 0,不定, ,0 1,？,？,（2）逻辑功能,5.1锁存器,7,PPT学习交流,（3）波形分析例5.1.1 在用与非门组成的RS锁存器中，设初始状态为0，已知输入R、S的波形图，画出两输出端的波形图。,5.1锁存器,8,PPT学习交流,逻辑功能：,1,0,0,0,1,1,0,三、用或非门组成的RS锁存器,S仍然称为置1输入端，但为高电平有效。 R仍然称为置0输入端，也为高电平有效。,5.1锁存器,9,PPT学习交流,波形分析：,由于该锁存器的触发信号是高电平有效，因此在逻辑符号的输入端处没有小圆圈。,高电平有效,5.1锁存器,10,PPT学习交流,基本RS锁存器的特点总结：

4、,（1）有两个互补的输出端，有两个稳定的状态。 （2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。 （3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 （4）由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。,5.1锁存器,11,PPT学习交流,三、 门控RS锁存器,给锁存器加一个使能端E，只有E有效时，锁存器的状态才能改变 1电路结构,5.1锁存器,12,PPT学习交流,2逻辑功能,当E0时，控制门G3、G4关闭，锁存器的状态保持不变。 当E1时，G3、G4打开，其输出状态由R、S端的输入信号决定。

5、,该锁存器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向；E控制状态转换的时刻。,1,0,0,1,1,0,1,5.1锁存器,13,PPT学习交流,波形图 已知同步RS触发器的输入波形，画出输出波形图。,R、S控制状态转换的方向；CP控制状态转换的时刻。,5.1锁存器,14,PPT学习交流,四D锁存器,RS锁存器的缺点：输出有不定状态。,设：D=1,1,1,0,1,0,设：D=0,0,1,0,1,0,为此将R、S端用一非门反相，变成一个输入端D端。,5.1锁存器,15,PPT学习交流,波形图 已知D锁存器的输入波形， 画出输出波形图。,当E0时，Q状态被锁存。 当E1时，Q总是

6、随着D状态的变化而变换。 所以D锁存器又被称为“透明锁存器”。,5.1锁存器,16,PPT学习交流,锁存器的应用计算机输出口 当计算机需要向外部端口输出数据时，首先在数据线上给出需要输出的数据，然后给出一个高电平的锁存脉冲E，该脉冲将数据线上的数据锁存到D锁存器。,数据总线,锁存脉冲,5.1锁存器,17,PPT学习交流,5.2 触发器,一、时钟信号与触发器,1. 时钟信号 跳变沿有效 当由0跳变成1，称为上升沿。 当由1跳变成0，称为下降沿。,2. 空翻在一个E周期内多于一次的翻转,只在时钟信号跳变沿改变状态且没有空翻的记忆元件称为触发器。,触发器的结构在锁存器的基础上加上适当的控制线或控制电

7、路。,18,PPT学习交流,二、主从RS触发器,由两级门控RS锁存器串联组成。 CP 与CP互补，使两个锁存器轮流工作。,1电路结构,5.2 触发器,下降沿 触发,19,PPT学习交流,0,1,2工作原理,主从触发器的触发翻转分为两个节拍：,（1）当CP1时，CP0， “主”动作 “从”锁存,1,0,1,0,1,0,0,5.2 触发器,20,PPT学习交流,R,S,CP,克服空翻的原理：,5.2 触发器,21,PPT学习交流,3触发器功能的几种表示方法,（1）特性方程 由功能表画出卡诺图得特性方程：,（约束条件）,5.2 触发器,22,PPT学习交流,（2）状态转换图 状态转换图体现触发器从一

8、个状态变化到另一个状态或保持原状不变时，对输入信号的要求。,5.2 触发器,23,PPT学习交流,（3）驱动表 驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。,5.2 触发器,24,PPT学习交流,三、主从JK触发器,RS触发器的缺点：使用时有约束条件,1电路结构,25,PPT学习交流,2工作原理,1,1,1,0,1,0,1,0,1,0,1,0,5.2 触发器,26,PPT学习交流,3JK触发器逻辑功能的几种表示方法,(1）功能表：,（2）特性方程：,5.2 触发器,27,PPT学习交流,（3）状态转换图,（4）驱动表,5.2 触发器,28,PP

9、T学习交流,例5.2.1 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。,在画主从触发器的波形图时，应注意以下两点： （1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）,（2）判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。,（5）波形图,5.2 触发器,29,PPT学习交流,4主从T触发器和T触发器,将JK触发器的J和K相连作为T输入端就构成了T触发器。,T触发器特性方程：,5.2 触发器,30,PPT学习交流,当T触发器的输入端为T=1时， 称为T触发器。,T触发器的特性方程：,计数状态,5.2 触发器,31,PPT学习交流,5主从JK触

10、发器存在的问题一次变化现象,例5.2.2 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。,0,1,1,0,1,1,0,1,0,0,1,1,0,0,5.2 触发器,由此看出，主从JK触发器在CP=1期间，主触发器只变化（翻转）一次，这种现象称为一次变化现象。,32,PPT学习交流,四、维持阻塞边沿D触发器,1D触发器的逻辑功能,D触发器的特性方程为：Qn+1=D,5.2 触发器,33,PPT学习交流,D触发器的状态转换图：,5.2 触发器,34,PPT学习交流,2维持阻塞边沿D触发器的结构及工作原理,（1）D锁存器：,缺点：有空翻现象。,设：D=1,1,1,0,1

11、,0,设：D=0,0,1,0,1,0,5.2 触发器,35,PPT学习交流,（2）用“维持阻塞”结构克服空翻,0,0,1,1,0,0,1,置0。 设：D=0,L3称为置0维持线。,0,1,在原电路的基础上引入三根反馈线。,5.2 触发器,36,PPT学习交流,1,1,0,0,1,1,0,1, 置1。 设：D=1,0,0,L1称为置1维持线。 L2称为置0阻塞线。,引入了维持线和阻塞线后，使触发器克服了空翻。 触发器在CP上升沿触发翻转，并且，CP上升沿前一瞬间的D信号决定输出状态（具有边沿触发的特点）。,（2）用“维持阻塞”结构克服空翻,5.2 触发器,37,PPT学习交流,例5.2.3 已知

12、维持阻塞D触发器的输入波形，画出输出波形图。,解：在波形图时，应注意以下两点： （1）触发器的触发翻转时刻发生在CP的上升沿。 （2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。,5.2 触发器,38,PPT学习交流,（3）触发器的直接置0和置1端,RD和SD不受CP和D信号的影响，具有最高的优先级。,RD直接置0端，低电平有效 SD直接置1端；低电平有效。,5.2 触发器,39,PPT学习交流,五、CMOS主从结构的边沿触发器,1电路结构:由CMOS逻辑门和CMOS传输门组成,5.2 触发器,40,PPT学习交流,2工作原理,（1）当CP1时，TG1开通，TG2关闭。主触发器接收

13、D信号。 同时，TG3关闭，TG4开通，从触发器保持原状态不变。,（2）当CP由1变为0时，TG1关闭，TG2开通，主触发器自保持。 同时，TG3开通，TG4关闭，从触发器接收主触发器的状态。,设：D=1（原状态Qn=0）,0,1,1,1,0,1,1,0,0,1,触发器的触发翻转分为两个节拍：,特点：CP下降沿触发翻转，次态取决于下降沿前一瞬间的输入D。,5.2 触发器,41,PPT学习交流,3带有RD端和SD端的 CMOS触发器,0,1,0,1,0,1,1,0,5.2 触发器,42,PPT学习交流,5.3 集成锁存器与触发器,一、集成触发器举例 1TTL主从JK触发器74LS72,特点：（1

14、）有3个J端和3个K端，它们之间是与逻辑关系。 （2）带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。 （3）为主从型结构，CP下跳沿触发。,43,PPT学习交流,2高速CMOS边沿D触发器74HC74,特点：（1）单输入端的双D触发器。 （2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。 （3）为边沿触发器，CP上升沿触发。,5.3 集成触发器与锁存器,44,PPT学习交流,二、触发器功能的转换,1.用JK触发器转换成其他功能的触发器 （1）JKD 分别写出JK触发器和D触发器的特性方程,比较得：,画出逻辑图：,5.3 集成触发器与锁存器,45,PPT学习交

15、流,（2）JKT,写出JK触发器和T触发器的特性方程：,比较得：J=T，K=T。,令T=1（J=K=1)，即可得T触发器,（3）JKT,5.3 集成触发器与锁存器,46,PPT学习交流,2用D触发器转换成其他功能的触发器,（1）DJK,比较得：,画出逻辑图。,写出D触发器和JK触发器的特性方程：,5.3 集成触发器与锁存器,47,PPT学习交流,（2）DT,（3）DT,5.3 集成触发器与锁存器,48,PPT学习交流,三、 锁存器与触发器应用举例,例5.3.1 防止产生不完整的时钟脉冲。,1. 触发器的同步作用,5.3 集成触发器与锁存器,49,PPT学习交流,2. 锁存器与触发器的“记忆”作

16、用,例5.3.2 设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和三个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。,5.3 集成触发器与锁存器,1,0,50,PPT学习交流,利用触发器的“记忆”作用，使抢答电路工作更可靠、稳定。,5.3 集成触发器与锁存器,51,PPT学习交流,5.4 锁存器与触发器的VHDL描述,1. 锁存器的描述 （1）基本锁存器,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY rssc IS PORT ( s，r : IN bit; q，qn:BUFF

17、ER bit ); -q、qn既是输出端口又可以被实体再输入 END rssc; ARCHITECTURE ex15 OF rssc IS BEGIN q=（NOT s）OR（NOT qn）; qn=（NOT r）OR（NOT q）; END ex15;,要将Q和 这两个量定义为BUFFER类型。,52,PPT学习交流,LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff IS PORT ( e，d: IN std_logic; q，qn: OUT std_logic ); END dff; ARCHITECTURE ex16 OF dff

18、 IS BEGIN PROCESS (e，d) -定义e、d为进程中的敏感信号 BEGIN IF e= 1 THEN -e高电平有效 q=d ; END IF; qn= NOT q ; END PROCESS ; END ex16;,（2）门控D锁存器,5.4 锁存器与触发器的VHDL描述,53,PPT学习交流,2. 触发器的描述,应把触发器放在进程中描述并把CP定义为进程语句中的敏感信号，因为在进程中只有敏感信号发生变化时，才能启动进程的执行。 然后用下列的语句说明CP的跳变沿： CPEVENT AND CP = 1 （CP上升沿）； CPEVENT AND CP = 0 （CP下降沿）；,

19、5.4 锁存器与触发器的VHDL描述,54,PPT学习交流,1带有直接置1端sd和直接置0端rd的上升沿触发的D触发器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY dff1 IS PORT ( cp，d，rd，sd : IN std_logic; q，qn: OUT std_logic ); END dff1; ARCHITECTURE ex17 OF dff1 IS SIGNAL qq：std_logic； -定义qq为中间信号 BEGIN PROCESS (cp，rd，sd) -定义cp、rd、sd为进程中的敏感信号 BEGIN IF

20、 sd= 0 THEN qq= 1； -sd=0时，触发器置1 ELSIF rd= 0 THEN qq= 0； -rd=0时，触发器置0 ELSIF cpevent AND cp = 1 -cp上升沿到来时执行下面程序 THEN qq=d ; END IF; q= qq ; -将中间信号的数据向端口输出 qn= NOT qq ; END PROCESS ; END ex17;,5.4 锁存器与触发器的VHDL描述,55,PPT学习交流,2下跳沿触发的JK触发器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY jkff IS PORT ( cp，j，k: IN std_logic; q，qn: OUT std_logic ); END jkff; ARCHITECTURE ex18 OF jkff IS SIGNAL qq：std_log