数字电子技术基础-第三章--组合逻辑电路.ppt

1、第三章 组合逻辑电路,作业,3-1 3-2 3-4 3-9 3-15 3-18 3-22 3-23 3-24 3-27 3-34,内容,第一节 组合逻辑电路的分析 第二节 用小规模集成电路(SSI)实现组合逻辑电路的设计 第三节 组合逻辑电路中的竞争冒险 第四节 常用中规模集成组合逻辑模块之一 编码器 第五节 常用中规模集成组合逻辑模块之二 译码器 第六节 常用中规模集成组合逻辑模块之三 数据选择器 第七节 常用中规模集成组合逻辑模块之四 算术运算电路 第八节 常用中规模集成组合逻辑模块之五 数值比较器,第一节 组合逻辑电路的分析,一、组合逻辑电路的特点及逻辑功能描述,二、组合逻辑电路的分析方

2、法,例3 -1 组合逻辑电路如图所示，分析该电路的逻辑功能。,第二节 用小规模集成电路(SSI)实现组合逻辑电路的设计,一、组合逻辑电路设计的一般方法 (一) 进行逻辑抽象 (二) 写出逻辑函数表达式 (三) 选定器件的类型 (四) 将逻辑函数表达式化简或者变换成适当的形式 (五) 画逻辑电路图,二、用小规模集成电路实现完全描述的组合逻辑电路设计,例3-2 设计一个三人表决电路，结果按“少数服从多数”的原则决定,但是其中一个人有最终的否决权，即只要这个人不同意，这件事就不能通过，但是这个人如果同意了这件事，这件事也不一定能通过，还要看另外两个人的意见，结果按“少数服从多数”的原则决定。,（1）

3、约定：三个人的意见分别用字母A、B、C表示，表决结果用字母L表示。设同意用逻辑“1” 表示；不同意用逻辑“0” 表示。 表决结果通过用逻辑“1” 表示；没通过用逻辑“0” 表示。同时约定A是那个有最终的否决权的人。,（2）根据设计要求建立该逻辑函数的真值表。列出真值表如表所示。,三、用小规模集成电路实现不完全描述的组合逻辑电路设计,例3-4 设计一个将余3码变换成8421BCD码的组合逻辑电路。 （1）约定：用A3 A2 A1 A0表示输入的余3码，用L3 L2 L1 L0表示输出的8421BCD码。 （2）根据题目要求，列出真值表如表3-5所示。余3码中，0000，0001，0010，110

4、1，1110，1111没有使用，所以在真值表中作为无关项处理。,第三节 组合逻辑电路中的竞争冒险,前面在分析和设计组合逻辑电路时，考虑的是输入信号、输出信号已经处于稳定的逻辑电平的情况，没有考虑输入变化瞬间的情况。为了保证系统工作的可靠性，有必要再讨论当输入信号逻辑电平发生变化的瞬间电路的工作情况。 由于门电路存在延迟时间，在输入变化的瞬间，在电路的输出端口可能会出现与我们的预期不一样的尖峰脉冲，我们称这种情况为电路出现了冒险。,冒险分静态冒险和动态冒险。静态冒险出现在二级电路中。静态冒险又分为静态1冒险和静态0冒险。静态1冒险出现在二级与或电路中，静态0冒险出现在二级或与电路中。动态冒险只出

5、现在多级电路中。,一、静态冒险的定义,静态1冒险: 在组合逻辑电路中，如果输入变化前、后稳态输出为1，而转换瞬间出现0的毛刺，称为静态1冒险 静态0冒险: 在组合逻辑电路中，如果输入变化前、后稳态输出为0，而转换瞬间出现1的毛刺，称为静态0冒险,二、静态冒险现象及其产生的原因,我们把门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变0，另一个从0变1），而变化的时间有差异的现象称作竞争。 逻辑表达式和真值表所描述的是静态逻辑关系，而竞争则发生在从一种稳态到另一种稳态的过渡过程中,三、判断静态冒险现象的方法,一、检查一个组合逻辑电路中是否存在静态冒险，最直接的方法就是逐级列出真值表，并找出哪

6、些门的输入信号会发生竞争，一个从0变为1，而另一个同时从1变为0，然后判断是否会在整个电路的输出端产生干扰脉冲。如果可能产生则有静态冒险，否则就没有。但这种方法由于其工作量庞大，因而并不实用。,二、在组合逻辑电路中，当某瞬间，只有单个输入变量改变状态的简单情况时，分析有无静态冒险的简便方法为写出函数的与或表达式，画出卡诺图，检查有无几何相邻的乘积项（两个不同的乘积项如果包含了几何相邻的最小项，则这两个乘积项称为是几何相邻的），有则有竞争冒险，反之则无。,三、采用代数法来判断一个组合电路是否存在冒险，方法为：写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为，则

7、存在静态0冒险；如果表达式能转换为，则存在静态1冒险。,三、静态冒险现象的消除方法,（一）加冗余项 （二）变换逻辑式，消去互补变量 （三）增加选通信号 （四）增加输出滤波电容 （五）引入封锁脉冲,四、动态冒险的定义,动态1冒险 动态0冒险,第四节 常用中规模集成组合逻辑模块之一 编码器,一、普通编码器 （一）二进制普通编码器 例3-6 试设计一个4线-2线编码器电路，可将4个信息编成2位代码，假设任一瞬间，4个信息必须有一个而且只能有一个处于有效状态。,解：（1）约定：信息有效用1表示，无效用0表示。4个信息分别用I0 、I1 、I2 、I3表示，2位代码用A1 、A0表示，且对应的关系为：信

8、息I0的编码为00，信息I1的编码为01，信息I2的编码为10，信息I3的编码为11。 （2）真值表见表所示，因为有4个输入变量，所以真值表中共有16行，每行对应了一种变量取值组合，根据题目中的叙述，其中12种变量取值组合不会出现，所以视为无关项。,（二）二十进制编码器键控8421BCD码编码器,二、优先编码器,（一）优先编码器的定义与功能 例3-7 设计一个4线-2线优先编码器，任一时刻必须有一个输入有效，但允许多个输入同时有效。,解：（1）约定：输入为高电平有效，信息有效用1表示，无效用0表示。4个信息分别用I0、I1、I2、I3表示，2位代码用A1、A0表示，且对应的关系为： I0的编码

9、为00（左边为A1、右边为A0）， I1的编码为01（左边为A1、右边为A0）， I2的编码为10（左边为A1、右边为A0），I3的编码为11（左边为A1 、右边为A0 ）。 I0 、 I1 、 I2 、 I3的优先级依次升高。,（二）二进制优先编码器集成电路芯片74X148,GS为编码器的工作标志，低电平有效。当输入使能端EI为0（有效），编码器处于正常的工作状态时，I0I7信号输入端至少有一个处于有效时，优先编码器工作状态标志GS为0，处于有效状态，表明编码器处于工作状态，当没有任何输入有效时，GS为1，处于无效状态。,EO为输出使能端，高电平有效。当输入使能端EI 为1（无效）时，输出使

10、能端EO为1（有效）。只有在EI为0（有效），且I0I7信号输入端无任何一个处于有效时，EO输出0，处于它的无效状态。,GS: GS=0 indicate that one or more inputs are active. EO: EO =0 indicate that no input line is active.,74X147 实验用芯片,10线-4线集成优先编码器芯片,三、集成编码器的应用,（一）编码器的扩展,（二）组成8421BCD 编码器,CD4532B,第五节 常用中规模集成组合逻辑模块之二 译码器,一、二进制译码器 （一）二进制译码器的定义与功能 设计一个2线-4线译码器。

11、 解法一： （1）约定：两个输入信号分别用A，B表示，四个输出信号分别用Y0 ，Y1 ，Y2 ，Y3表示，输出信号为低电平有效，AB=00对应Y0信号，AB=01对应Y1信号，AB=10对应Y2信号，AB=11对应Y3信号。 （2）按上述约定列出的真值表如下 所示。,解法二：,（1）约定：两个输入信号分别用A，B表示，四个输出信号分别用Y0 、Y1 、Y2 、Y3表示，输出信号为高电平有效，AB=01对应Y0信号，AB=00对应Y1信号，AB=11对应Y2信号，AB=10对应Y3信号。,（二）典型的中规模集成电路芯片74X138,当G1=1、G2A=0和G2B=0时八个输出的逻辑表达式变为,（

12、三）二进制译码器的应用,1二进制译码器的扩展,2实现多输出组合逻辑函数 例3-10 试用74X138译码器和必要的门电路实现逻辑函数,例3-11 某多输出组合逻辑函数的真值表如表3-16所示，试用74X138译码器和必要的门电路实现该多输出组合逻辑函数。,3. 二进制译码器可以作为数据分配器使用,（1）第一种方案：G2A作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，A2AlA0作为地址选择信号。,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =000 时：

13、,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =001 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =010 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =011 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =100 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =101 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =

14、110 时：,在G2B=0、G1=1的前提下，74X138的输出的逻辑表达式变为：,当A2A1A0 =111 时：,（2）第2种方案：G2B作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，A2AlA0作为地址选择信号。如图3-47所示。,第3种方案：G1作为数据输入端，Y0 Y1Y2 Y3 Y4 Y5 Y6 Y7作为数据输出端，反相输出，A2AlA0作为地址选择信号。,二、代码变换译码器,三、显示译码器,（一）七段数码显示器原理,共阳,共阴,（二）七段显示译码器74X48,必须与共阴数码管配合使用,第六节 常用中规模集成组合逻辑模块之三 数据选择器,一、数据选择器的

15、基本概念及工作原理,集成数据选择器模块74X151,当G=0时，,双四选一数据选择器74X153 实验用芯片,二、数据选择器的应用,（一）数据选择器的扩展 1. 选择数据位数的扩展,2. 数据通道源的扩展,（二）实现单输出组合逻辑函数,例3-12 试用8选1数据选择器74X151实现单输出组合逻辑函数,解法一： 将要实现的逻辑函数转换成最小项表达式 =m3+m5+m6+m7 此处要特别注意将逻辑函数写成最小项编号的形式时，要特别指明对最小项编号的方法，这部分的内容在讲解最小项的概念时已经强调过。 74X151的输出函数表达式为：,将本题目要实现的组合逻辑函数与74X151的输出表达式做对应。输

16、入变量A、B、C接至数据选择器的地址输入端A2、A1、A0，即A=A2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。将逻辑函数L的最小项表达式与74X151的输出表达式相比较，L式中出现的最小项，对应的数据输入端应接1，L式中没出现的最小项，对应的数据输入端应接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。 画出连线图如图所示。,解法二：作出逻辑函数L的真值表,在上面的这个例题中，要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数相同，将变量与数据选择器的地址输入端一一对应即可。 如果要实现的逻辑函数中的变量个数与数据选择器的地址输入端的个数不同，不能

17、用前述的简单办法。应分离出多余的变量，把它们加到适当的数据输入端。下面举例说明这种方法。,例3-13 试用8选1数据选择器74X151实现单输出组合逻辑函数,解法一：,解法二：,例3-14 试用4选1数据选择器74X153实现单输出组合逻辑函数： 解：,第七节 常用中规模集成组合逻辑模块之四 算术运算电路,一、加法器 （一）1位加法器 1. 1位半加器,二进制数的运算,二进制数的算术运算(加、减、乘、除) 1 位二进制数算术运算 多位二进制数算术运算,二进制加法,1 位二进制数的加法规则为: 000 011 101 110 (有进位) 多位二进制数的加法:,求(11001010)B(11101

18、)B 解: 被加数 11001010 加数 11101 进位 ) 00110000 和 11100111 则110010101110111100111。 由此可见,两个二进制数相加时,每1位有3个数参与运算(本位被加数、加数、低位进位),从而得到本位和以及向高位的进位。,1位二进制数减法规则为: 101 110 000 011 (有借位) 多位二进制数的减法,二进制减法,二进制乘法,1 位二进制乘法规则为: 000 010 100 111 多 位二进制乘法:,二进制除法的运算过程类似于十进制除法的运算过程。 求 (100100)B(101)B。 解: 000111 101 100100 101 1000 101 110 101 1,二进制除法,2. 1位全加器,设计一个能实现两个1位二进制数的全加运算和全减运算的组合逻辑电路，加减控制信号用M表示，当M=0时为全加运算，M=1时为全减运算。要求（1）用适当的门电路实现（画出逻辑电路图）。,（二）多位加法器 1. 串行进位加法器,（三）集成加法器的应用 1. 加法器级联实现多位二进制数加法运算,2. 用74X283构成一位8421BCD码的加法器,例3-16 试采用74X283完成 8421BCD码到余3码的转换。 解：由于8421BCD码加 0011 即为余3码，所以其转