时序逻辑电路ppt课件

1、时序逻辑电路,4.3 时序逻辑电路概述,4.4 同步时序逻辑电路的分析,4.7 常用时序逻辑电路模块,4.5 同步时序逻辑电路的设计,4.6 异步时序逻辑电路的分析,1,4.3 时序逻辑电路概述, 组合电路：,电路的输出只与当前的输入有关，而与以前的输入无关。, 时序电路：,电路在某一给定时刻的输出，不仅取决于该时刻电路的输入,还取决于前一时刻电路的状态。,结构：组合电路+触发器。,一、 什么是时序逻辑电路？,结构：由门电路构成。, 举例：电视遥控器。,2, 输出方程：, 状态方程：,Qn+1=F3 ( Z, Qn ), 驱动方程:,Z=F2 ( X, Qn ),二、时序电路的模型,Y=F1

2、( X, Qn ),输入信号,输出信号,状态信号,驱动信号,4.3 时序逻辑电路概述,3,三、典型的时序逻辑电路串行加法器,10110101,11110000,00111011,4.3 时序逻辑电路概述,4,四、时序逻辑电路的分类,1. 同步时序逻辑电路和异步时序逻辑电路,同步时序电路：,异步时序电路：,所有触发器由同一时钟脉冲源控制,没有统一的时钟脉冲,4.3 时序逻辑电路概述,5,2.计数器和状态机,计数器：除了时钟信号之外，没有输入变量X，它仅仅在时钟控制下自动地改变状态。计数器一般直接以触发器的状态作为输出。,4.3 概 述,状态机：除了时钟信号之外，还有输入信号X，它通过对输入信号X

3、的响应实现状态转移。,6,3.摩尔型状态机和米里型状态机,摩尔型（Moore）：输出只和现态有关，与输入无关。,米里型（Mealy）：输出不仅和现态有关，还和输入有关。,Y=F1 (Qn ),Y=F1 ( X, Qn ),4.3 时序逻辑电路概述,7,4.4 同步时序电路分析,写电路的输出方程,8,例：请分析以下同步时序电路：,（1）写出驱动方程：,4.4 同步时序电路分析,9,(2) 写出状态方程,（3）写出输出方程：,（1）写出驱动方程：,4.4 同步时序电路分析,10,（4）根据状态方程列出状态。,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0

4、 0,0 0 0,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0,0,0,0,0,0,1,1,（5）作出状态图,000110七个状态构成循环，称为有效循环。,“111”位于有效循环之外，称为无效状态。,如果无效状态在若干个CP作用后，最终能进入有效循环称该电路具有自启动能力。,上述时序电路能够自启动。,4.4 同步时序电路分析,11,（6）时序图（设Q2Q1Q0初态为000）,（7）结论：同步自然态序七进制计数器。,1,4.4 同步时序电路分析,12,时序逻辑电路设计的几种方法,1采用小规模集成门电路和触发器设计；,2采用标准的中规模集成电路设计；,3采

5、用可编程逻辑器件设计。,4.5 同步时序电路设计,13,画逻辑电路图,检查自启动如不符 合要求，重新设计,4.5 同步时序电路设计,14,例：试用JK触发器设计一个同步七进制计数器。,需要三个触发器。,解：（1）逻辑抽象，画出状态图。,4.5.1 同步计数器设计,15,（2）列出状态表,4.5.1 同步计数器设计,16,（3）求出状态方程（根据状态表画卡诺图）,4.5.1 同步计数器设计,17,（3）求出电路的驱动方程,将上述状态方程与JK触发器的特性方程相比较得：,4.5.1 同步计数器设计,18,（4）根据得到的驱动方程画出逻辑图。,4.5.1 同步计数器设计,19,（5）检查电路能否自启

6、动。,111为无效状态，根据卡诺图化简可知，111的下一个状态为000，回到有效循环，故所设计的时序电路能自启动。,4.5.1 同步计数器设计,20,例：设计一“011”序列检测器，每当X输入011码时，对应最后一个1，电路输出Y为1。,4.5.2 摩尔型状态机设计,X：0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 1 1 1 1 0 1 1 Y：0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1,21,解：,输入端X：,串行随机信号,输出端Y：,当X出现011序列时，Y=1；否则Y=0,1. 状态定义,4.5.2 摩尔型状态机设计,S0状态：

7、初始状态。该状态可以理解为时序电路处于复位时的状态。如果接收到1个1，那么状态仍为S0，因为要检测的数据是从0开始的。,S1状态：已接收到1个0；,S2状态：已接收到01；,S3状态：已接收到011。,22,2. 画出状态转换图,4.5.2 摩尔型状态机设计,23,状态编码,S0,S1,S2,S3,3. 列出状态真值表,4.5.2 摩尔型状态机设计,24,4. 求触发器的状态方程和输出函数,4.5.2摩尔型状态机设计,25,5. 画逻辑电路图,4.5.2 摩尔型状态机设计,6. 电路仿真,26,7. 仿真结果,4.5.2 摩尔型状态机设计,27,1. 状态转换图,4.5.3 米里型状态机设计,

8、【例4.5-3】将例4.5-2描述的串行数据检测器设计成米里型状态机。,28,2. 状态真值表,4.5.3 米里型状态机设计,29,3. 状态方程和输出方程,4.5.3 米里型状态机设计,30,4. 仿真结果,4.5.3 米里型状态机设计,31,按计数脉冲引入方式，分为同步和异步计数器,按进位制，分为二进制、十进制和N进制计数器,按逻辑功能，分为加法、减法和可逆计数器,按集成度，分为小规模与中规模集成计数器,1. 计数器的分类,4.7.1 计数器,32,例：时序电路如图所示，已知CP脉冲波形，画出Q0Q3的波形。,CP,Q1,Q0,Q2,功能：计数、分频、定时。,4.7.1 计数器,33,2.

9、 模2n异步加法计数器的构成规律,（1）用T触发器构成；,4.7.1 计数器,34,3. 模2n异步减法计数器的构成规律,（1）用T触发器构成；,思考：如何用D触发器（上升沿触发）构成模8减法计数器。,4.7.1 计数器,35,3. 模2n同步加法计数器,以8进制计数器为例，其状态转换规律为：,Q0每来一个CP脉冲翻转一次；,Q1只有当Q0为1时翻转，其余保持；,Q2只有当Q1、Q0同时为1时翻转，其余保持。,T 触发器的状态方程,当T=1时,当T=0时,4.7.1 计数器,36,模2n同步加法计数器的构成规律:,（2）令T0=1，T1=Q0，T2=Q0Q1，T3=Q0Q1Q2,3位同步二进制

10、加计数器逻辑图,（1）用T触发器构成，既可上升沿触发也可下降沿触发；,4.7.1 计数器,37,4. 模2n同步减法计数器构成规律,（1）用T触发器；,4.7.1 计数器,38,5. 模2n同步加减计数器构成规律,（1）用T触发器；,（2）令,4.7.1 计数器,39,集成计数器种类很多，常用的有以下几种,6. MSI集成计数器, 同步二进制计数器74161/74163；, 异步二-五-十进制加法计数器74LS290；, 单时钟同步十六进制加减计数器74LS191；, 双时钟同步十六进制加减计数器74LS193；, 同步十进制加法计数器74160/162；, 单时钟同步十进制加减计数器74LS

11、190/192。, 异步二进制加法计数器74LS393；,4.7.1 计数器,40,74161的主要功能：, 异步清零功能, 同步并行置数功能, 同步二进制加计数器, 保持功能,4.7.1 计数器,41, 所有的触发器采用同一时钟信号。外部CP脉冲为上升沿触发。,（1）异步清零功能,0,0,4.7.1 计数器,42,0,4.7.1 计数器,43,4.7.1 计数器,44,进位输出,0,0,1,4.7.1 计数器,45,74161的逻辑符号,74161的功能表,4.7.1 计数器,46,应用,1,CP,（1） 实现同步二进制加计数,1,1,1,计数,4.7.1 计数器,47,（2）构成N 进制计

12、数器, 同步置数法, 反馈清零法,4.7.1 计数器,48,例1 采用“反馈清零法”实现同步10进制加计数,4.7.1 计数器,49,0,4.7.1 计数器,50,波形图：,4.7.1 计数器,51,例2 采用“同步置数法”，用74161构成十进制加计数器,0,思考：校验一下能否自启动,4.7.1 计数器,52,1.确定计数器的状态转换图；,构成N进制计数器步骤：,2.根据计数器的初态确定并行数据输入端的连接；,3.根据计数器的终态确定与非门输入端的连接。,4.7.1 计数器,53,另一种接法：,0,4.7.1 计数器,54,例3 试用两片74161构成100进制计数器,方法一：,先用两片74

13、161构成256进制计数器，然后再用“同步置数”法构成100进制计数器。,4.7.1 计数器,55,方法二：通过串行进位的方法构成256进制计数器，再用“异步清零” 法构成100进制计数器。,4.7.1 计数器,56,方法三：当M可分解成N1和N2时，可将两个计数器分别接成N1进制计数器和N2进制计数器，然后再将两个计数器级联起来。因此，100进制计数器可由两个10进制计数器级联而成。,4.7.1 计数器,57,（2）按要求设计组合输出电路。,计数器+组合输出电路,2. 电路组成,3. 设计过程,（1）根据序列码的长度S设计模S计数器，状态可以自定；,1. 序列信号,按一定规则排列的周期性串行

14、二进制码,例.设计一个产生110001001110序列码的序列信号发生器。,4.7.1 计数器,58,第一步：设计计数器,1.序列长度S=12，设计一个模12计数器 2.选用74161 3.采用同步预置法 4.设定有效状态为Q3Q2Q1Q0=01001111,4.7.1 计数器,59,第二步：设计组合电路,D C B A L 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1

15、1 0 1 1 1 1 1 0,4.7.1 计数器,60,2. 画卡诺图,D C B A L 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,4.7.1 计数器,61,寄存器用于寄存一组二值代码，广泛地用于数字系统和数字计算机中。,寄存器一般用D触发器构成。,寄存器主要分并行寄存器和移位寄存器 两种。,1. 什么是寄存器？,2.寄存器的构成,

16、3.寄存器的分类,4.7.2 寄存器和移位寄存器,62,4. 并行寄存器74HC574,0,只有CP脉冲的上升沿到来后，数据才能存入寄存器。,4.7.2 寄存器和移位寄存器,63,5. 右移寄存器,（1）用D触发器（也可用JK触发器）,（2）驱动方程,（3）逻辑电路图,思考：用JK触发器如何实现上述电路？,串行数据 输入端,4.7.2 寄存器和移位寄存器,64,（4）动作特点,设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIR的输入为1。,在CP脉冲作用下，数据右移一位。,4.7.2 寄存器和移位寄存器,65,（5）工作波形,设移位寄存器的初始状态Q0Q1Q2Q3=0000，DIR的输入

17、代码为1011，请画出各触发器输出端在移位过程中的波形。,4.7.2 寄存器和移位寄存器,66,8位移位寄存器74HC164,4.7.2 寄存器和移位寄存器,67,6.左移寄存器,（1）用D触发器；,（2）驱动方程,（3）逻辑图,串行数据输入端,4.7.2 寄存器和移位寄存器,68,7. 多功能寄存器（并行置数、左移、右移、保持）,（1）用D触发器 ；,（2）增加两根控制信号S1、S0，用以控制寄存器的功能：,S1 S0 功能,0 0 保持,0 1 右移,1 0 左移,1 1 并行置数,（3）状态方程,以上4个方程可以用4个四选一的数据选择器来实现。,4.7.2 寄存器和移位寄存器,69,（4）逻辑电路图,4.7.2 寄存器和移位寄存器,70,（5）74LS194逻辑