数字集成电路综合设计

1专业方向综合课程设计报告摘 要7 人表决器电路是一简单的输入信号检测与处理、产生运算控制信号的逻辑电路。本文详细介绍了依据功能要求进行运算控制电路方案设计的过程，并在此基础上将整体电路分为数据接收模块、数据处理模块、结果显示模块等主要功能模块。电路设计完成后通过 Design Compiler 对电路进行逻辑综合。使用 Tcl 命令编写电路的约束文件，设定约束条件，对电路进行优化以保证设计的功能性，同时生成网表文件、时序报告、面积报告，并进行结果分析。再通过延时文件与顶层文件的激励进行电路功能的时序仿真，分析设计的可行性。再通过 Primetime 对电路进行静态时序分析，得到静态时序报告。最后通过 IC_Compler 对生成的网表进行物理实现，生成GDS II 版图信息。关键词 Design Compiler；Primetime ；逻辑综合；静态时序分析；物理实现；2专业方向综合课程设计报告目 录摘 要 .1目 录 .2引 言 .41 总体电路结构设计 .51.1 电路功能 .51.2 关键功能电路设计 .51.3 电路接口 .61.4 顶层 TOP 的设计 .62 设计约束及脚本 .82.1 约束设计 .82.2 脚本设计 .83 逻辑综合过程 .113.1 综合文件 .113.2 综合环境 .113.3 综合过程 .124 结果分析及时序仿真 .164.1 时序报告分析 .164.2 面积报告分析 .194.3 时序仿真 .205 静态时序分析及脚本 .215.1 静态时序分析 .215.2 PrimeTime 进行时序分析的流程 .215.3 脚本 .225.4 静态时序报告分析 .246 物理实现 .286.1 物理实现文件 .283专业方向综合课程设计报告6.2 物理实现环境 .286.3 物理实现过程 .296.3.1 Floorplan.296.3.2 placemant .306.3.3 Clock Tree synthesis.306.3.4 Routing.316.3.5 Write Design Out .326.4 报告输出 .326.5 LVS 和 DRC.34结 论 .35参考文献 .36附录 A：顶层设计源代码 .37附录 B：设计约束代码 .38附录 C：静态时序分析脚本代码 .404专业方向综合课程设计报告引 言现代集成电路技术急剧发展，输百万级晶体管电路使设计面临着巨大的挑战。如果没有计算机的辅助和建立了很好的设计方法是不可能完成这一工作的。Synopsys 公司是全球半导体和电子行业先进的 EDA(电子设计自动化)软件工具和专业化服务提供商，为设计复杂集成电路(IC)、FPGA(现场可编程门阵列)和SOC(System on Chip,系统级芯片)产品的公司提供业内最完善的工具，使客户能够用最短时间并以最低风险向市场推出最好的电子产品。从高水平的综合能力到门电路的设置，Synopsys 为工程技术人员面临的最严峻挑战提供全部解决方案，并帮助他们将电子设计推向极致。现今，Synopsys 在全球半导体技术发展潮流中担当着重要角色2。Synopsys 公司发布的“Design Compiler”软件，简称“DC”，是一种逻辑合成工具。通过改进电路延迟时间的计算方法，缩小了逻辑合成时的时序与布局完成后的最终时序之间的偏差。DC 得到全球 60 多个半导体厂商、380 多个工艺库的支持。据最新Dataquest 的统计，Synopsys 的逻辑综合工具占据 91%的市场份额。DC 是十二年来工业界标准的逻辑综合工具，也是 Synopsys 最核心的产品。它使 IC 设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。本设计采用 Verilog HDL 语言描述、Design Compiler 进行约束及综合。Design Compiler 的操作有 Tcl 命令来实现，还要用 Modelsim 进行时序仿真，用 Prime Time进行静态时序分析，实验环境为 Linux 操作系统。完成 7 人表决器电路前端设计。5专业方向综合课程设计报告1 总体电路结构设计1.1 电路功能 7 人表决器电路功能主要集中在四方面。一是在用户使用开关输入状态，高电平代表“1”，低电平代表“0”；二是数据输入后要对数据进行锁存。三是输入锁存后进行数据的实时运算，通过运算电路计算出赞成即“1”的人数和反对“0”的人数，并进行判断赞成人数是否大于 3。由于 FPGA 属于硬件电路，没有使用 CPU 软核时，没有任何指令集，所以需要使用自带的 IP 核进行必要的加减运算；四是运算结果得出后，可以准确的将赞成和反对人数的数量显示在数码管上。电路的具体功能罗列如下：(1) 采用 7 个开关作为 7 人表决结果得输入设备。(2) 采用 2 位 8 段数码管和一位 LED 灯作为输出显示设备。1.2 关键功能电路设计本电路设计的主要难点在于 2 位 8 段数码管的静态显示。本课程设计给定的工作时钟位 1kHZ，显示 1 位 8 段数码管的时间为 1MS，扫描 2 位的时间为 2MS。而人的眼睛遗留时间 20MS 左右。次时钟工作频率是符合设计要求的。依照功能，将电路分为 3 个功能：开关输入锁存模块；运算模块用于将开关收集到的数据按照一定要求进行计算出正确的结果；数码管显示模块，用于显示计算结果。电路功能框图如图 1.1所示图 1.1 电路功能框图6专业方向综合课程设计报告1.3 电路接口整个设计接口可以分为 2 部分，分别是数据的输入以及数据的实时输出。具体接口如下表 1.1 所示。表 1.1 接口信号表名称 IO 属性 描述 备注clk In 时钟频率 1kHzrst In 复位信号输入端口 低电平有效vote In 表决数据输入端口pass Out 表决结果输出端口cnt_sel Out 数码管位选端口disp_seg Out 数码管段选端口1.4 顶层 TOP 的设计因为本设计是要一起综合功能电路，所以需要顶层的文件，该文件为vote7TOP.v，此部分内部包含了功能电路。具体接口如下表 1.3 所示：表 1.3 顶层接口信号表名称 IO 属性 描述 备注CLK In 外部输入时钟频率 1kHzRSTN In 复位信号 低电平有效VOTE In 表决信号 高电平有效PASS Out 表决结果信号 大于一半有效CNT_SEL Out 数码管段选 高电平有效DISP_SEG Out 数码管位选 高电平有效电路功能框图如图 1.2 所示：7专业方向综合课程设计报告图 1.2 顶层设计功能框图8专业方向综合课程设计报告2 设计约束及脚本2.1 约束设计约束部分是本次课程设计的重点内容， 对于一个由时钟控制的数字逻辑电路来说，时序是最为重要的。Vote7TOP.v 是本设计所要约束的文件。虽然人的肉眼所能分辨的最大频率一般为20Hz，但该设计在计算机上实现仿真运行，故暂不考虑分频问题。所有使用本设计的工作时钟为 1kHZ，即 CLK 周期设置为 1000000ns。输入为 vote，输出为cnt_sel，disp_seg6:0 ，pass, 他们都是由 CLK 信号同步控制，所以这些信号延时约占时钟信号的 60%，即输入输出延时设置为 600000ns。本次对此电路的综合约束需要分为以下几部分：对 CLK 时钟信号进行设置，对每个输入输出信号的约束，对扇出和驱动负载能力能度需要进行约束设置，最后输出报告。2.2 脚本设计首先是读入源代码，也就是 HDL 文本描述的设计文件，此处不用制定目录，Design Compiler 会在搜索目录中搜索。Tcl 语句如下：read_verilog vote7.v vote7TOP.v 读入设计原文件后，一般设定当前设计，这样约束条件才可能有针对性的施加。Tcl 语句如下：current_design vote7TOP设定当前设计后，要完成链接，也就是将设计与库链接起来，用于映射过程中搜索相应的单元，完成综合。Tcl语句如下：Link检查设计，主要完成检查转换的设计。Tcl 语句如下：check_design然后对设计设定时序约束，这是最重要的一项约束，用于设定设计的工作速度。针对不同的设计部分，有不同的约束方法。针对本次设计，采用全同步，单时钟工作的实际情况。以下语句设定时钟及属性、输入输出信号时间余量。设定名称为 CLK 的时钟，由于采用 1KHz 的时钟，故设定时钟周期为9专业方向综合课程设计报告1000000ns。Tcl 语句如下：create_clock -name “clk“ period1000000 get_ports CLK设定时钟的渡越时间为 0.2ns。Tcl 语句如下：set_clock_transition -max 0.2 get_clocks clk设定输入信号最大时间延时。Tcl 语句如下：set_input_delay -clock clk -max 600000 get_ports “VOTE“ 设定输出信号最大时间延时。Tcl语句如下：set_output_delay -clock clk -max 600000 get_ports “DISP_SEG CNT_SEL PASS“ 告诉综合器不要对时钟网络进行驱动，这个工作将在后续版图布局布线中进行。Tcl 语句如下：set_dont_touch_network get_clocks “clk“set_ideal_network get_ports “CLK“告诉综合器不要对复位进行驱动。Tcl 语句如下：set_dont_touch_network get_ports RSTset_ideal_network get_ports RST检查时序。Tcl 语句如下：check_timing设定综合的操作条件。Tcl 语句如下：set_operating_conditions -max WORST-max_library saed90nm_max_hth -min WORST -min_library saed90nm_max_hth设定线负载模型，本设计选择 saed90nm_max_hth 模型。Tcl 语句如下：set_wire_load_model -name ForQa设定输出负载电容。Tcl 语句如下：set_load -pin_load 2 get_ports “DISP_SEG CNT_SEL PASS“设定扇出最大负载能力。Tcl 语句如下： set_max_fanout 30 vote7TOP驱动能力设定。Tcl 语句如下：set_drive 2.0 get_ports “ CLK RST“设定输出网表的格式规则，以消除 gate level nelist 中的 assign。Tcl 语句如下：set verilogout_no_tri true10专业方向综合课程设计报告set_fix_multiple_port_nets -all -buffer_constants最大能力进行综合。Tcl 语句如下：compile -map high输出时序报告