湖南大学数字设计讲义第二章组合逻辑电路

1、第二章组合逻辑电路组合逻辑电路本章的知识点 布尔代数 公理、定理 反函数、对偶式 真值表 最小项、最大项 门电路 门电路的逻辑实现与电路特征 基本逻辑门 其他逻辑门的形式 布尔函数的化简法 布尔代数化简法 卡诺图化简法2022-2-283l 公理（5条）2.1 布尔（开关）代数l （A1）如果X1，则X0；（A1）如果X0，则X1。（ 开关变量X的取值特性）l （A2）如果X0，则X1；（A2）如果X1，则X 0。（ 反相器的功能特性）“与”和“或”操作的特性l （A3） 000 ； （A3） 111l （A4） 111 ； （A4） 000l （A5） 01100； （A5） 1001120

2、22-2-2842.1 布尔（开关）代数（续）l 单变量定理l 可用完备归纳法证明2022-2-2852.1 布尔（开关）代数（续）l 二变量和三变量定理l 运算优先顺序l 分配律l 定理T9和T10广泛地用来简化逻辑函数。l 在所有的定理中，可以用任意逻辑表达式来替换每个变量。2022-2-286l n变量定理2.1 布尔（开关）代数（续）l 可用有限归纳法证明例：证明 XX XX 1、当n2时，X+X=X （T3） 2、设当ni时，X+X+X=X3、则当ni+1时， X+X+X+X=X+(X+X+X) （T7）=X+X=X2022-2-287l 德摩根定理2.1 布尔（开关）代数（续）+0

3、1原变量反变量F+01原变量反变量F2022-2-288l 德摩根定理（续）2.1 布尔（开关）代数（续）使用广义德摩根定理时，要保持原逻辑表示式中运算符号的优先顺序不变。EDCBAFEDCBAF 2022-2-289l 对偶性原理l 对开关代数的任何定理或恒等式，若交换所有的0和1以及“”和“”，结果仍正确。2.1 布尔（开关）代数（续）l 它使要学的东西减了一半！2022-2-28102.1 布尔（开关）代数（续）2022-2-28112022-2-2812l 逻辑函数表示法2.1 布尔（开关）代数（续） 文字：变量或变量的补，如X、Y、X、 Y； 乘积项：单个文字或2个或2个以上文字的逻

4、辑积，如 Z，WXY； “积之和”表达式：乘积项的逻辑和，如 ZWXY； 求和项：单个文字或2个或2个以上文字的逻辑和，如 Z，WXY； “和之积”表达式：求和项的逻辑积，如 Z( WXY)； 标准项：一个乘积项或求和项，其中每个变量只出现一次，如 WXY，WXY；非标准项：不是标准项的乘积项或求和项，如WXXY；2022-2-2813 最小项m：设一个逻辑函数有n个变量，则一个有n个文字的标准乘积项称为一个最小项，共有2n个最小项。如4变量最小项m0: WXYZ，m13: WXYZ，m2: WXYZ；2.1 布尔（开关）代数（续） 最大项M：设一个逻辑函数有n个变量，则一个有n个文字的标准求

5、和项称为一个最大项，共有2n个最大项。如4变量最大项M15: WXYZ，M6: WXYZ，M13: WXYZ；2022-2-28141.真值表l n个变量的真值表有2n行2.1 布尔（开关）代数（续）l 含有n个变量的函数有 个n222022-2-28152.最小项列表：F(X, Y, Z) = XYZ(0, 3, 4, 6, 7 )2.1 布尔（开关）代数（续）3.标准积之和式：F(X, Y, Z) =XYZ + XYZ +XYZ +XYZ +XYZ =XYZ+XYZ+XYZ+XYZ+XYZ+XYZ =YZ+XY+YZ2022-2-28164.最大项列表：F(X, Y, Z) = XYZ(1

6、, 2, 5 )2.1 布尔（开关）代数（续）5.标准和之积式：F(X, Y, Z) = (X+Y+Z)(X+Y+Z)(X+Y+Z)XYZXYZZYXF)5 , 2 , 1 ()7 , 6 , 4 , 3 , 0(),(2022-2-2817l 设计与制造一个模拟电路是困难的，而对数字电路则不然。2.2 逻辑信号与门电路l 数字逻辑将物理量实际值的无穷集映射为两个子集，隐藏了模拟世界的缺陷。l 由于在很大范围内的连续量被表示为同一个二进制值，所以数字逻辑能够大大避免元件和电源的变化以及噪声的影响。2022-2-2818l 电路可将“微弱”信号再生为“强”信号，使数字信号能够在不损失任何信息的情

7、况下，可以传输任意远的距离。2.2 逻辑信号与门电路l 电平与逻辑l 低电平：表示低电压范围的信号，常解释为逻辑0；l 高电平：表示高电压范围的信号，常解释为逻辑1。l 用0对应低电平、1对应高电平称为正逻辑;l 用1对应低电平、0对应高电平称为负逻辑（不常用 ）。2022-2-28192.2 逻辑信号与门电路（续）2022-2-2820l 3种基本逻辑单元（门电路）2.2 逻辑信号与门电路（续）2022-2-2821l 反相门（非基本逻辑单元）2.2 逻辑信号与门电路（续）2022-2-2822l 组合逻辑电路：输出只依赖于当前输入的逻辑电路，其运算操作可由真值表完全描述。2.2 逻辑信号与

8、门电路（续）2022-2-2823l 一个简单电路2.2 逻辑信号与门电路（续）2022-2-2824l 定时图(时序图)：表示电路如何对变化的输入信号产生响应。l 逻辑信号在0和1之间的变化不是立即发生的；l 输出对输入变化的响应会有一点延迟。2.2 逻辑信号与门电路（续）2022-2-2825l 逻辑系列：一些不同的集成电路芯片的集合，这些芯片有类似的输入、输出及内部电路特征，但逻辑功能不同。2.3 逻辑系列l 同一系列的芯片可通过互连实现任意逻辑功能。l 不同系列的芯片可能不匹配，它们可能采用不同的电源电压，或以不同的输入、输出条件来代表逻辑值。因此，它们可能不能直接互连。l 最成功的系

9、列l 晶体管-晶体管逻辑（Transistor-Transistor Logic，TTL）；l CMOS逻辑（Complementary MOS）。2022-2-2826l CMOS逻辑电平2.3 CMOS逻辑l 将“微弱”信号再生为“强”信号小信号大信号2022-2-2827l MOS晶体管2.3 CMOS逻辑（续）l 电阻特别大，断开状态；l 电阻特别小，导通状态。l 栅极与其它极之间电阻极大，电流很小，称为漏电流。通过电容耦合。2022-2-2828l CMOS反相器(非门)2.3 CMOS逻辑（续）VinVoutVdd= +5.0VQ2 p沟道Q1 n沟道INOUTl CMOS电路的开

10、关模型l CMOS逻辑电路很省电2022-2-2829l CMOS与非门2.3 CMOS逻辑（续）l CMOS或非门2022-2-28302.3 CMOS逻辑（续）l 扇入：在特定的逻辑系列中，门电路所具有的输入端的数目，被称为该逻辑系列的扇入（系数）。2022-2-28312.3 CMOS逻辑（续）l 非反相门l 逻辑上的求反是“免费”获得的，而且用少于反相门所需的晶体管数目来设计非反相门电路是不可能的。l CMOS非反相缓冲器、与门和或门都可由反相器与相应的反相门连接组成。2022-2-28322.3 CMOS逻辑（续）l 与或非门和或与非门2022-2-28332.4 CMOS电路的稳态

11、电气特性l 根据右图，可定义小于2.4伏的电压为CMOS低输入电平，而大于2.6伏的电压为高输入电平。l 仅当输入在2.4伏和2.6伏之间时，反相器产生非逻辑输出电压。l 工程实践表明，对于高、低电平，应采用更为保守的规定。2022-2-28342.4 CMOS电路的稳态电气特性（续）l 直流噪声容限：一种对噪声大小的度量，表示多大的噪声会使最坏输出电压被破坏成为不可识别的输入值。l VOHmin 输出为高态时的最小输出电压。l VOLmax 输出为低态时的最大输出电压。l VIHmin 能保证被识别为高态时的最小输入电压。l VILmax 能保证被识别为低态时的最大输入电压。 VCC 0.1

12、伏 地+0.1伏 0.7VCC 0.3VCC2022-2-28352.4 CMOS电路的稳态电气特性（续）l 输出电流l IOLmax：输出低电平且仍能维持输出电压不大于VOLmax时，输出端能吸收的最大电流，又称为最大灌电流。l IOHmax：输出高电平且仍能维持输出电压不小于VOHmin时，输出端可提供的最大电流，又称最大拉电流。l 若输入电压不是非常接近于供电轨道，则“导通”或“断开”都不会彻底，输出电压将偏离供电轨道，门电路自身的功耗将大大增加。2022-2-28362.4 CMOS电路的稳态电气特性（续）l 扇出：门电路在不超出其最坏输出情况的条件下，能够驱动的输入端个数。l 扇出不

13、仅依赖于输出端的特性，还依赖于它驱动的输入端的特性。l （直流）扇出的计算必须分别考虑输出为高电平和低电平两种状态。l （交流）扇出：输出端对寄生电容的充放电能力，但很难能像直流扇出那样精确地计算出来，它影响电路的工作速度。l 当输出负载大于扇出能力时：l 输出低态时，输出电压可能高于VOLmax；l 输出高态时，输出电压可能低于VOHmin；l 输出传输延迟可能大于规格说明的延迟值；l 输出的上升和下降时间可能大于规格说明的值；l 器件工作温度可能升高，从而降低其可靠性，最终引起器件失效。2022-2-2837l 不用的输入端 2.4 CMOS电路的稳态电气特性（续）l 保护CMOS电路l

14、用能导电的包装纸、管子或塑料来进行包装；l 处理CMOS器件之前，接触一下电源的接地金属或其他接地源；l 电路制作者或技师们工作时，身体上不能积聚静电；l 先接通CMOS电路的电源，然后才能接输入信号。2022-2-28382.5 CMOS电路的动态电气特性l 转换时间l 上升时间通常比下降时间长，与晶体管的导通电阻和负载电容有关；l 可用时间常数来进行估计。2022-2-28392.5 CMOS电路的动态电气特性（续）l 传播延迟2022-2-28402.5 CMOS电路的动态电气特性（续）l CMOS电路的功耗l 交流开关功耗l 总动态功耗l 静态功耗很小l 动态功耗是主要部分l 直流开关

15、功耗2022-2-28412.6 其他CMOS输入和输出结构l 传输门l 高电平主要经PMOS管导通，低电平经主要NMOS管导通。l 二选一多路开关l 当S为低态时，X“输入”和Z“输出”相连。S为高态时，Y与Z相连。2022-2-28422.6 其他CMOS输入和输出结构（续）l 施密特触发器输入结构l 采用内部反馈的特殊电路，依输入是从低到高变化还是从高到低变化来移动开关门限；l 高低两个门限电压之差称为滞后，典型值为0.8V。2022-2-28432022-2-28442.6 其他CMOS输入和输出结构（续）l 三态（高阻态）l 输出好像没有与电路连上，只有很小的漏电流流进或流出输出端；

16、l 有一个“输出使能”端，用来控制输出是否处于高阻态；l 多个三态输出连在一起形成三态总线，任何时候最多只有一个输出端被使能。2022-2-28452.6 其他CMOS输入和输出结构（续）l 漏极开路输出l 外部上拉电阻的值越小，电阻上拉能力越强，但阻值也不能任意小；l 通常输出从低到高的转换时间与有源上拉的标准门相比要长得多；l 可用于驱动发光二极管、继电器等，驱动总线、实现线连逻辑。2022-2-28462.6 其他CMOS输入和输出结构（续）l 驱动二极管l 驱动小型继电器2022-2-2847l 实现线连（线与）逻辑l 线与逻辑不能使用带有源上拉的门电路来实现；l 总线“侦听”2.6

17、其他CMOS输入和输出结构（续）l 驱动总线2022-2-28482.7 CMOS逻辑系列l 4000系列：功耗很低，但速度慢，不易与当时最流行的双极型TTL相匹配；l HC（高速CMOS）和HCT（高速C M O S，TTL 兼容）系列：比4000系列有更高的速度和更强的驱动能力，前者用于只采用CMOS逻辑的系统中，后者可与TTL器件互相配合使用；l VHC（Very High-speed CMOS）和VHCT（Very High-speed CMOS，TTL compatible）系列：工作速度是HC/HCT系列的2倍；l HC/HCT，VHC/VHCT系列具有对称输出驱动能力，即输出端能

18、吸收或提供同样大小的电流；l FCT（Fast CMOS, TTL compatible）系列：它在减少功耗并与TTL完全兼容的条件下，能达到和超过最好的TTL系列的速度和驱动能力；l “74”与“54”2022-2-28492.8 双极逻辑l 二极管逻辑2022-2-28502.8 双极逻辑（续）l 晶体管逻辑反相器2022-2-28512.9 晶体管晶体管逻辑l 与非门2022-2-28522.9 晶体管晶体管逻辑（续）l 或非门2022-2-28532.9 晶体管晶体管逻辑（续）l 逻辑电平噪声容限l 扇出系数l 虽然TTL高态和低态的扇出系数相同，但它们的电流输出能力具有明显的不对称性

19、，低态时可吸收8mA，而在高态时只能提供400A。l 当用TTL驱动发光二极管、继电器或其它大功率器件时，常用低电平驱动方式 。2022-2-28542.10 TTL系列2022-2-28552.11 CMOS/TTL接口l 驱动TTL的HC或HCT的低态直流噪声容限为0.8-0.3 30.47 V，高态时为3.8 4-2.01.84 V。l TTL驱动HC或VHC的高态噪声容限为2.7-3.85-1.15 V（不能驱动）。2022-2-28562.12 低电压CMOS逻辑和接口2022-2-28572.13 布尔函数的化简法l 组合逻辑电路的简化：一般来说，逻辑函数表达式越简单，设计出来的电

20、路也就越简单。CDDACABCCAF例：化简解：CDACDABACDACABCADDDACCCBCADDACBCCAF)()()()(l 代数化简法：运用逻辑代数的公理、定理和规则对逻辑函数进行推导、变换而进行化简。没有固定的步骤可以遵循，主要取决于对公理、定理和规则的熟练掌握及灵活运用的程度。有时很难判定结果是否为最简。7个门3个门2个门2022-2-28582.13 布尔函数的化简法（续）l “与或”式化简应满足的两个条件：l 表达式中“与项”的个数最少；l 在满足上面要求的前提下, “与项”中的变量总数最少。l “或与”式化简应满足的两个条件：l 表达式中“或项”的个数最少；l 在满足上

21、面要求的前提下, “或项”中的变量总数最少。l 卡诺图化简法：该方法简单、直观、容易掌握，当变量个数小于等于6时非常有效，在逻辑设计中得到广泛应用。l 卡诺图的构成：n个变量的卡诺图是一种由2n个方格构成的图形，每一个方格表示逻辑函数的一个最小项，所有的最小项巧妙地排列成一种能清楚地反映它们相邻关系的方格阵列。一个函数可用图形中若干方格构成的区域来表示。2022-2-2859mo m2m1 m3 0 101ABAB 0 101BA BABA ABBBAA二变量卡诺图mo m2 m6 m4m1 m3 m7 m500 01 11 1001ABC00 01 11 1001ABCCBA CBACABC

22、BA CBA BCAABCCBA AACCBBB三变量卡诺图 0 4 12 8 1 5 13 9 3 7 15 11 2 6 14 1000 01 11 1000011110ABCD00 01 11 1000011110ABCDDCBA ACDCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA ABCDCDBADCBA DCBA DABCDCBADB四变量卡诺图2022-2-28602.13 布尔函数的化简法（续）l 相邻最小项（或与项 ）：彼此只有一个变量不同，且这个不同变量互为反变量的两个最小项（或与项）称为相邻最小项（或相邻与项），如ABC和ABC。l

23、 相邻最小项在卡诺图中有几何相邻、相对相邻和重叠相邻三种特征。 0 4 12 8 1 5 13 9 3 7 15 11 2 6 14 1000 01 11 1000011110ABCD00 01 11 1000011110ABCDDCBA ACDCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA ABCDCDBADCBA DCBA DABCDCBADB 0 4 12 8 1 5 13 9 3 7 15 11 2 6 14 1000 01 11 1000011110ABCDE 16 20 28 24 17 21 29 25 19 23 31 27 18 22

24、30 2600 01 11 1000011110ABCDEA2022-2-28612.13 布尔函数的化简法（续）l 逻辑函数的卡诺图表示：将逻辑函数所对应的最小项在卡诺图的相应方格中标以1，剩余方格标以0或不标。l 其它形式的函数要转换成“与或”式后，再在卡诺图上表示。l卡诺图的性质：根据T10有AB+AB=A，它表明两 个相邻“与项”或相邻最小项可以合并为一项，这一项由两个与项中相同的变量组成，可以消去两个 与项中不同的变量。00 01 11 1001ABC11111例如： 可表示为：CBABCBACACBAF),(l “与或”式的卡诺图表示：直接将表达式的“与项”或“最小项”所对应的方格

25、标以1。2022-2-28622.13 布尔函数的化简法（续）l 卡诺圈：在卡诺图上把相邻最小项所对应的小方格圈在一起可进行合并，以达到用一个简单与项代替若干最小项的目的。 0 101AB1 1 0 101AB1 1 0 101AB1 11二变量卡诺图合并的典型情况00 01 11 1001ABC1 11 1AB 00 01 11 1001C1 1 1 11 1 1 101ABC00 01 11 10三变量卡诺图合并的典型情况2022-2-28632.13 布尔函数的化简法（续）l 一个卡诺圈中的小方格满足以下规律：l 卡诺圈中的小方格的数目为2m，m为整数且mn；l 2m个小方格含有m个不同

26、变量和(n-m)个相同变量；l 2m个小方格可用(n-m)个变量的“与项”表示，该“与项”由这 些最小项中的相同变量构成；l 当m=n时，卡诺圈包围整个卡诺图，可用1表示，即n个变量的全部最小项之和为1。100011110ABCD1111111四变量卡诺图合并的典型情况00 01 11 102022-2-28642.13 布尔函数的化简法（续）l 蕴涵项（如何画圈）l 蕴涵项：“与或”式中的每一个“与项”称为函数的蕴涵项。l 质蕴涵项：不被其它蕴涵项所包含的蕴涵项。l 必要质蕴涵项：质蕴涵项中至少有一个最小项不被其它蕴涵项所包含。2022-2-28652.13 布尔函数的化简法（续）l 用卡诺

27、图化简逻辑函数的一般步骤：l 第一步：作出函数的卡诺图；l 第二步：在卡诺图上圈出函数的全部质蕴涵项（画最大的卡诺圈）；l 第三步：从全部质蕴涵项中找出所有必要质蕴涵项；l 第四步：若全部必要质蕴涵项尚不能覆盖所有的1 方格，则需从剩余质蕴涵项中找出最简的所需质蕴涵项，使它们和必要质蕴涵项一起构成函数的最小覆盖（把它们全部“或”起来）。2022-2-28662.13 布尔函数的化简法（续）例：用卡诺图将下列逻辑函数简化为“与或”表达式 F(A, B, C, D)=m(0, 3, 5, 6, 7, 10, 11, 13, 15)解：100 01 11 1000011110ABCD11111111

28、)()()()()(),( CBABCACDBDDCBACBABCACDBDDCBADCBAF1100 01 11 1000011110ABCD11111111*1*00 01 11 1000011110ABCD11*1*1*111*2022-2-28672.13 布尔函数的化简法（续）例：用卡诺图将下列逻辑函数简化为“与或”表达式 F(A, B, C, D)=m(2, 3, 6, 7, 8,10, 12)解：100 01 11 1000011110ABCD111111100 01 11 1000011110ABCD1*1*1*1 *111100 01 11 1000011110ABCD1*1

29、*1*1*1DBADCACADCBAF),(DCBDCACADCBAF),( 或1100 01 11 1000011110ABCD1*1*1*1*12022-2-28682.13 布尔函数的化简法（续）例：用卡诺图将下列逻辑函数简化为“或与”表达式 F(A, B, C, D)= M( 3, 4, 6, 7, 11, 12, 13, 14,15) 解：)()()()()()(),(),( DBBADCDBBADCDBABCDDCBAFDBABCDDCBAFCD100 01 11 1000011110AB001001011001001 )10, 9 , 8 , 5 , 2 , 1 , 0()()(

30、) )15,14,13,12,11, 7 , 6 , 4 , 3(),(1514131211764315141312117643mmmmmmmmmmMMMMMMMMMMDCBAF2022-2-28692.13 布尔函数的化简法（续）l 没有必要质蕴涵项的情况2022-2-28702.13 布尔函数的化简法（续）例：用卡诺图化简逻辑函数F(A, B, C, D)=m(2, 3, 4, 5, 6, 7, 11, 13, 15)解：CDBDBACADCBAF),(CD00 01 11 1000011110AB111111111CD000 01 11 1000011110AB000000)(),(),(DACBCCBAFDACBDCBAF 化简后得到的表达式一般为两级“与或式”或“或与式”，可分别由两级“与非门”或“或非门”来实现，但实际上受扇入系数的影响，电路的级数会增加，影响电路的速度。为不降低速度，人们设计出更复杂的门来取代简单门完成更复杂的运