数字电路与逻辑设计-第4章 组合逻辑电路资料

1、第4章 组合(zh)逻辑电路共八十七页组合(zh)逻辑电路2其中(qzhng)：x1、x2 、xn表示输入变量，z1、z2、zm表示输出函数。共八十七页本章(bn zhn)内容34.1电路分析与设计(shj)4.2数据选择/分配器4.3编/译码器4.4加/减法器4.5数值比较器4.6竞争与冒险共八十七页4.1 电路(dinl)分析与设计共八十七页组合电路(dinl)分析例4.1.1 分析下图所示的组合电路(dinl)的逻辑功能。5A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111共八十七页组合电路(dinl)分析例4.1.2 分析下面这

2、段Verilog语言(yyn)描述的逻辑电路的功能。module test(A,B,C,F);input A,B,C;output F;reg F;wire 1:0 x;assign x=A+B+C;always (x)if(x2d2) F=1b0;else F=1b1;endmodule6共八十七页组合电路(dinl)分析练习 分析下图所示逻辑(lu j)电路的逻辑(lu j)功能。7共八十七页组合(zh)电路设计例4.1.3 某产品(chnpn)重量检测单元电路有四个输入D3、D2、D1、D0(其组合值为输入的产品重量值)和3个输出信号FL(不足)、FM(合格)和FH(超重)。输入输出关系

3、为：(1) 仅当质量值小于5时FL=1，其它情况FL=0；(2) 仅当质量值大于10时FH=1，其它情况FH=0；(3) 仅当质量值不小于5且不大于10时FM=1，其它情况FM=0。8共八十七页组合(zh)电路设计D3D2D1D0FLFMFH00001000001100001010000111000100100010101001100100111010100001010010101010010101100111000011101001111000111110019共八十七页组合(zh)电路设计逻辑电路图如下(rxi)工作波形图如下10共八十七页组合(zh)电路设计module test(D,F

4、L,FM,FH);input 3:0 D;output FL,FM,FH;assign FL=(D3|D2)&(D3|D1|D0); /或者(huzh) FL=(|D3:2&|D3,D1:0)assign FH=(D3&D2)|(D3&D1&D0); /或者 FH=(&D3:2)|&D3,D1:0assign FM=(FL|FH); /或者 FH=|FL,FHendmodulemodule test(D,FL,FM,FH);input 3:0 D;output FL,FM,FH;reg FL,FM,FH;always (D)case(D)0,1,2,3,4: FL,FM,FH=3b100;5,

5、6,7,8,9,10:FL,FM,FH=3b010;11,12,13,14,15:FL,FM,FH=3b001;endcaseendmodule11共八十七页组合(zh)电路设计module test(D,FL,FM,FH);input 3:0 D;output FL,FM,FH;reg FL,FM,FH;always (D)beginif(D4d5) FL=1b1;else FL4d10) FH=1b1;else FH=5 & D=10) FM=1b1;else FM=1b0;endendmodulemodule test(D,FL,FM,FH);input 3:0 D;output FL,

6、FM,FH;reg FL,FM,FH;always (D)if(D4d5)FL,FM,FH=3b100;else if(D=4d10)FL,FM,FH=3b010;elseFL,FM,FH=3b001;endmodule12共八十七页组合(zh)电路设计例4.1.4 某比赛项目有三个裁判，每个裁判有一个表决按钮，按下按钮表明“通过”。运动员最终成绩通过是否亮灯来表示，灯亮表示“通过”，灯灭表示“未通过”。仅当两个或两个以上裁判按下按钮时，灯才亮。三个输入A、B和C分别对应三个表决按钮状态，当按钮按下时，相应的变量值为0，否则(fuz)为1。输出F对应着灯控信号，F 为1时灯亮，为0时灯灭，其真

7、值表为。13ABCFABCF00001000001010110100110101111111共八十七页Verilog描述(mio sh)为module test(A,B,C,F);input A,B,C;output F;assign F=(A&B)|(B&C)|(A&C);endmoduleVerilog描述(mio sh)为module test(A,B,C,F);input A,B,C;output F;reg F;always (A or B or C)case (A,B,C)0,1,2,4: F=1b0;3,5,6,7: F=1b1;endcaseendmodule14组合电路设计共

8、八十七页组合(zh)电路设计练习 用门电路设计一个将8421 BCD码转换为余3码的变换(binhun)电路。15ABCDE3E2E1E0ABCDE3E2E1E000000011100010110001010010011100001001011010001101101011010001111100010110001101011010011110011110101111共八十七页16组合(zh)电路设计共八十七页组合(zh)电路设计17共八十七页第4章 作业(zuy)(1)1. 分析下图所示电路，指出该电路的逻辑功能，并使用Verilog语言编程进行描述(mio sh)。2. 某同学参加四门课程

9、考试，规定：(1)课程A及格得1分，不及格为0分；(2)课程B及格得2分，不及格为0分；(3)课程C及格得4分，不及格为0分；(4)课程D及格为5分，不及格为0分。若总得分大于8分(含8分)，则可结业。试用与非门实现上述逻辑要求，并使用Verilog语言编程进行描述。18共八十七页4.2 数据(shj)选择/分配器共八十七页数据(shj)选择器An-1An-2A1A0Y0000D00001D11111D2n-120数据(shj)选择器的功能表共八十七页数据(shj)选择器module mux4(A,D,Y);input 1:0 A;input 3:0 D;output Y;reg Y;alwa

10、ys (A)case(A)0:Y=D0;1:Y=D1;2:Y=D2;3:Y=D3;endcaseendmoduleMUX级联构建(u jin)21共八十七页数据(shj)分配器An-1An-2A1A0Y2n-1Y1Y0000011D00011D11111D1122数据(shj)分配器的功能表共八十七页数据(shj)分配器module demux4(A,D,Y);input 1:0 A;input D;output 3:0 Y;reg 3:0 Y;always (A)case(A)0: Y=3b111,D;1: Y=2b11,D,1b1;2: Y=1b1,D,2b11;3: Y=D,3b111;

11、endcaseendmoduleDEMUX级联构建(u jin)23共八十七页应用(yngyng)示例例4.2.1 数据交换电路(dinl)：该电路(dinl)有四个数据输入X3、X2、X1、X0和四个数据输出Y3、Y2、Y1、Y0，还有四个控制输入A3、A2、A1、A0。电路功能是将由A3和A2所选择的输入端Xj的数据输出到由A1和A0所选择的输出端Yi上，其数学描述为：24共八十七页应用(yngyng)示例module test(A,X,Y);input 3:0 A,X;output 3:0 Y;wire y;mux4 mux4_0(A3:2,X,y);demux4 demux4_0(A1

12、:0,y,Y);endmodule25共八十七页应用(yngyng)示例例4.2.2 某组合电路板有六个输入X0X5和一个输出Y，通过专用逻辑分析仪器获取如下所示的波形片断，分析并给出能够产生(chnshng)该波形的逻辑电路。26共八十七页应用(yngyng)示例当X4X1=00时，Y=X2；当X4X1=01时，Y=X5；当X4X1=10时，Y=X3。27X4X1=00X4X1=01X4X1=10X5X3X2YX5X3X2YX5X3X2Y000000000000001100100010010001000101011101100111100010011000101110111010110011

13、011101111111111111此功能(gngnng)单元为一个41 MUX。共八十七页应用(yngyng)示例数据选择器的应用实现组合逻辑函数对于n个地址输入(shr)的MUX，其表达式为：其中mi是由地址变量An-1、A1、A0组成的地址最小项。Di为MUX的数据输入，称为mi的系数。当Di=1时，其对应的最小项mi在表达式中出现；当Di=0时，mi不出现。28A1A0Y00D001D110D211D341 MUX的功能表共八十七页例4.2.3 试用(shyng)8选1MUX实现逻辑函数：29应用(yngyng)示例解：首先求出F的最小项表达式。 将F填入K图，如下图所示，根据K图可得

14、：当采用81 MUX时，有：共八十七页应用(yngyng)示例令A2=A，A1=B，A0=C，且令D1=D2=D3=D4=D5=D7=1，D0=D6=0。则有Y=(ABC)m(01111101)T，故F=Y。30共八十七页4.3 编/译码器共八十七页编码器32 这里介绍83优先编码器74LS148，逻辑(lu j)符号如下。优先级最高使能输入(shr)端选通输出端扩展端共八十七页74LS148的真值表3374LS148的真值表 输入输出SI7I6I5I4I3I2I1I0Y2Y1Y0YEXYS1111110111111111111000000010100010101100100101110011

15、0101111010001011111010101011111101100101111111011101编码(bin m)状态指示端无编码(bin m)输入指示端共八十七页module cod8(nS,nI,nY,nYs,nYex);input nS;input 7:0 nI;output 2:0 nY;output nYs,nYex;reg 2:0 nY;reg nYs,nYex;always (nS or nI)if(nS) nY,nYs,nYex=5b11111;else if(!nI7) nY,nYs,nYex=5b00010;else if(!nI6) nY,nYs,nYex=5b0

16、0110;else if(!nI5) nY,nYs,nYex=5b01010;else if(!nI4) nY,nYs,nYex=5b01110;else if(!nI3) nY,nYs,nYex=5b10010;else if(!nI2) nY,nYs,nYex=5b10110;else if(!nI1) nY,nYs,nYex=5b11010;else if(!nI0) nY,nYs,nYex=5b11110;else nY,nYs,nYex=5b11101;endmodulemodule cod8(nS,nI,nY,nYs,nYex);input nS;input 7:0 nI;outp

17、ut 2:0 nY;output nYs,nYex;reg 2:0 nY;reg nYs,nYex;always (nS or nI)if(nS)nY,nYs,nYex=5b11111;elsecasex(nI)8b0 xxxxxxx: nY,nYs,nYex=5b00010;8b10 xxxxxx: nY,nYs,nYex=5b00110;8b110 xxxxx: nY,nYs,nYex=5b01010;8b1110 xxxx: nY,nYs,nYex=5b01110;8b11110 xxx: nY,nYs,nYex=5b10010;8b111110 xx: nY,nYs,nYex=5b10

18、110;8b1111110 x: nY,nYs,nYex=5b11010;8b11111110: nY,nYs,nYex=5b11110;default: nY,nYs,nYex=5b11101;endcaseendmodule3474LS148的Verilog描述(mio sh)共八十七页第4章 作业(zuy)(2)1. 设计(shj)一个逻辑电路，该电路共有4个输入逻辑变量。要求：若4个输入中出现奇数个1(如：ABCD=0001、0010)，则输出为1；若出现偶数个1(如：ABCD=0000、0011)，则输出为0。画出该电路对应的真值表，并使用卡诺图求出用81 MUX实现该函数的电路。2

19、. 复习课本P.70的例4.2.2。35共八十七页译码器36 74LS139是两个(lin )24译码器，每个译码器的逻辑符号如下。输入输出EA1A0Y0Y1Y2Y3111110000111001101101011010111110地址输入(shr)端A1为高位使能端状态信息输出端共八十七页24译码器的Verilog描述(mio sh)module dec4(nE,A,nY);input nE;input 1:0 A;output 3:0 nY;reg 3:0 nY;always (nE or A)if(nE)nY=4hf;elsecase(A)0: nY=4he;1: nY=4hd;2: n

20、Y=4hb;3: nY=4h7;endcaseendmodule37共八十七页38 74LS138是38译码器，其逻辑符号(fho)如下。地址(dzh)输入端A2为高位使能端状态信息输出端38译码器共八十七页输入输出E1E2E3A2A1A0Y7Y6Y5Y4Y3Y2Y1Y03974LS138的真值表011111111111111111111111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110共八十七页38译码器

21、的Verilog描述(mio sh)module dec8(E1,nE2,nE3,A,nY);input E1,nE2,nE3;input 2:0 A;output 7:0 nY;reg 7:0 nY;integer i;wire nE;assign nE=E1|nE2|nE3;always (nE or A)if(nE)nY=8hff;elsefor(i=0;i8;i=i+1) nYi=(A!=i);endmodule40共八十七页4174LS138的级联扩展(kuzhn)4-16译码器的最高位输入A3接至片(1)的使能端E2和片(2)的使能端E1，片(1)的E3和片(2)的E2、E3接在一

22、起作为4-16译码器的使能端E ； 当E=1时，片(1)和片(2)均被禁止，译码器不工作； 当E=0时，若A3=0，则片(1)被选中，片(2)被禁止，当A2A1A0输入变化时，片(1)的Y0Y7有相应的输出；若A3=1，则片(1)被禁止，片(2)被选中，当A2A1A0输入变化时，片(2)的Y8Y15有相应的输出。共八十七页应用(yngyng)示例例4.3.1 试用(shyng)3-8译码器74LS138和少量门电路设计一个多地址译码电路。该译码电路有8 根地址线(A7,A0)，仅当地址值为0 xC0时Y0才为低电平，仅当地址值为0 xC1时Y1才为低电平，；仅当地址值为0 xC7时Y7才为低电

23、平。42共八十七页应用(yngyng)示例43地址A7A6A5A4A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70 xC011000000011111110 xC111000001101111110 xC211000010110111110 xC311000011111011110 xC411000100111101110 xC511000101111110110 xC611000110111111010 xC71100011111111110地址译码输入与输出(shch)的关系表共八十七页应用(yngyng)示例从表中可以看出，当地址发生变化时，A7A3= 11000不变，A2A1A0从0

24、00到111变化。所以，A2A1A0作为译码器的输入，A7A3的控制(kngzh)使能端，使译码器在A7A3=11000时进行译码工作。令E1=A7A6，E2=E3=A5+A4+A3，其逻辑电路如下图所示。44共八十七页显示(xinsh)数码管通过控制数码管各管脚的输入电平就可以显示不同(b tn)字符。通常对所要显示的符号进行编码，每次需要显示某字符时，只需要输入该字符所对应的编码，通过显示译码器输出相应的电平来控制数码管发光。45共八十七页应用(yngyng)示例例4.3.2 设计一共(ygng)阳七段显示数码管的译码器电路，使其可以实现数字09的显示。46共八十七页应用(yngyng)示

25、例显示0时，从数码管的结构中可知：af均发光，只有(zhyu)g不发光。由于是共阳管，发光时对应的输入应为低电平，故a=b=c=d=e=f=0、g=1。显示1时，只有b和c发光，故b=c=0、a=d=e=f=g=1。显示2时，只有a、b、d、e、g发光，故a=b=d=e=g=0、c=f=1。显示3时，只有a、b、c、d、g发光，故a=b=c=d=g=0、e=f=1。显示4时，只有b、c、f、g发光，故b=c=f=g=0、a=d=e=1。显示5时，只有a、c、d、f、g发光，故a=c=d=f=g=0、b=e=1。显示6时，只有a、c、d、e、f、g发光，故a=c=d=e=f=g=0、b=1。显示

26、7时，只有a、b、c发光，故a=b=c=0、d=e=f=g=1。显示8时，只有a、b、c、d、e、f、g发光，故a=b=c=d=e=f=g=0。显示9时，只有a、b、c、d、f、g发光，故a=b=c=d=f=g=0、e=1。47共八十七页应用(yngyng)示例48显示(xinsh)译码器的真值表显示0123456789D30000000011111111D20000111100001111D10011001100110011D00101010101010101F00100100000111111F10000011000111111F20010000000111111F301001001001

27、11111F40101110101111111F50111000100111111F61100000100111111共八十七页应用(yngyng)示例该显示(xinsh)译码器电路的Verilog描述为：module test(D,F);input 3:0 D;output 0:6 F;reg 0:6 F;always ( D)case(D)4h0: F=7h01;4h1: F=7h4f;4h2: F=7h12;4h3: F=7h06;4h4: F=7h4c;4h5: F=7h24;4h6: F=7h20;4h7: F=7h0f;4h8: F=7h00;4h9: F=7h04;default

28、: FBSA=BSABFA=BFABSA=BSABFA=BFAB0010000101000010100001000100110100001110010101101010011100共八十七页多个一位数值(shz)比较器级联高位(o wi)级联低位级联73共八十七页四位(s wi)比较器74LS85四位比较器74LS85的逻辑符号(fho)通过扩展74LS85实现八位数值比较74共八十七页应用(yngyng)示例例4.5.1 某电路输入(shr)为4位的x，其输出为4位的y，y和x之间的关系如下图所示，试设计一组合逻辑电路来实现该功能。75共八十七页应用(yngyng)示例x比较器1比较器2FA

29、B1FAB2041001005010100690011001000101011150010017651000两个(lin )比较器的输入输出之间关系共八十七页应用(yngyng)示例逻辑电路(lu j din l)图为Verilog描述为module test(x,y);input 3:0 x;output 3:0 y;reg 3:0 y;always (x)if(x4d5)y4d10)y=x;elsey=5;endmodule77共八十七页应用(yngyng)示例仿真(fn zhn)波形图为78共八十七页1. 设X、Y分别为4位二进制数，试用4位二进制全加器74LS283实现一个F=2(X+Y)的运算电路。2. 某功能模块有14种情况需要处理，最少用多少位的数值来表示这些(zhxi)情况？采用什么集成逻辑器件来实现这种转换？3. 试用一片4位数值比较器74LS85和一片4位二进制加法器74LS283设计一个8421 BCD码到5421 BCD码的转换电路。79第4章 作业(zuy)(4)共八十七页4.6 竞争(jngzhng)与冒险共八十七页竞争(jngzhng)与冒险在组合电路(di