4104Muon子鉴别器读出电子学-3

1、第四章 BESIII探测器.北京正负电子对撞机艰苦改造工程初步设计PAGE 12：.；PAGE 13BESIII 子鉴别器读出电子学系统子鉴别器由阻性板探测器(RPC)组成，阻性板探测器上布有感应条，感应条上的感应信号代表了粒子击中的位置信息。整个子鉴别器共有9088桶部：4992；端盖部：4096个电子学通道。子鉴别器读出电子学系统的义务是把上述位置信号转换成数据，在触发信号到来时，将好事例的数据加头文件，并存入事例缓冲器，等待DAQ的处置。子鉴别器读出电子学系统由5个VME的读出插件组成；每个VME的读出插件有16个数据读出链；每个链担任搜集256个阻性板探测器的感应条的数据。这样，子鉴别

2、器读出电子学系统可并行扫描10,240个数据，满足阻性板探测器9088个电子学通道数据获取的要求。子鉴别器读出电子学系统还包括测试子系统。在读出电子学系统停顿取数时，测试子系统担任对其进展测试。 电子学设计条件1. 探测器输出信号BESIII的子鉴别器的阻性板探测器感应条信号如图4.10-40所示。阻性板探测器的输出信号特性如下：信号幅度典型值(50)：700 mV信号最小幅度(50)：100 mV信号最大幅度(50)：800mV信号延迟时间： 50 ns图4.10-40 阻性板探测器典型输出信号2. 期望的事例击中率阻性板探测器的事例率约和海平面宇宙线相当，为400 Hz/m2；在该事例率的

3、条件下，在1s 的窗口下，偶尔事例的击中率约为每事例20道。击中率和宇宙线、阻性板探测器的噪声以及本底有关。物理事例率也相当低，每次事例也仅有几十道被击中1。子鉴别器的阻性板探测器是低噪声和低事例占有率的探测器。事例击中率为0.100.25 Hz/cm2。3. 死时间前端电子学读出板运用流水线技术，无死时间。4. 甄别阈值要求一切电子学通道的阈值一样，一致可调，软件控制。阈值调整精度为1。5. 触发特性触发延迟时间：6.4s触发脉冲最大晃动：0.2s平均触发率：4kHz6. 测试一切电子学通道的测试信号一样，测试脉冲幅度的精度为1。根据以上设计条件，同时根据阻性板探测器通道数大的特点，子鉴别器

4、读出电子学系统必需在权衡合理造价的条件下，寻求最正确的性能价钱比的设计方案。 子鉴别器读出电子学系统构造从系统功能来说，子鉴别器电子学系统可分为数据读出、甄别阈控制和系统测试等三个部分。而就它的物理构造而言，子鉴别器电子学系统由放置在探测器附近的1个9U的VME机箱和4个电源机箱组成。在探测器上方中间，放置VME系统机箱，1个系统控制插件System Control Module、1个VME读出插件Readout、4个扇入扇出插件I/O Module和14个JTAG控制插件被安顿在这个机箱中。系统控制插件从探测器主触发系统接纳系统时钟和触发控制信号L1，Check，Reset，并经过VME扩展

5、总线将这些信号传送到I/O插件驱动输出；接受经过VME BUS发出的前端板阈值设置命令和TEST控制命令系统测试控制，并经过VME扩展总线送到I/O 插件驱动输出；从VME扩展总线接纳读出插件送来的FULL信号，驱动后送主触发系统。扇入扇出插件I/O插件担任驱动时钟和触发控制信号，送到一切的前端板FEC；从FEC接纳串行数据输出和FECBufferFull信号并传送到读出插件。每个数据链一个I/O接口；每个I/O插件配置12个I/O接口，4个插件共48个I/O接口，满足系统3640个数据链的要求。同时，鉴于大的RPC探测器的放电脉冲对FEC中FPGA芯片功能的能够损坏，在扇入扇出插件I/O插件

6、中设有FPGA功能实时核对的数据方式Data Pattern的输入/输出线，以便在探测到FPGA功能损坏的情况下，及时对FGPA功能数据的重新装载。读出插件担任一切的数据链数据读出和紧缩、子事例组建，并存放到缓冲区中，恳求DAQ读出子事例数据；与FEC交换FULL信号控制数据链的数据传输；根据主触发的控制信号进展L1的检查和复位，并向主触发提供Buffer FULL信号和RERR信号；完成数据读出和紧缩的控制逻辑，包括FEC读出控制、VME读出控制、L1计数Trigger Number/复位等操作。每个muon子事例的数据为600bytes，总数据率为2.4MB/s，可以在一个VME机箱中读出

7、事例率估算见后4.10.4.3。受VME插件面积所限，一个VME插件能够放不下一切的读出模块，那么需求多个读出插件，分别紧缩后，采用CBLT的方式读出。阻性板探测器读出电子学系统的整体构造框图请参见图4.10-41。一个前端板可以并行地读入16个感应条上的数据，并将该数据存入可串行输出的移位存放器中。16个前端板用菊花链的方式组成一个数据链，用LVDS信号串行地把256个感应条的位置信息传送到I/O插件后送入VME读出插件中。数据链的数据经分别紧缩后，在数据链缓冲器中暂存；将一切数据链的紧缩数据存入VME读出插件的子事例缓冲器中，等待DAQ的处置。每个数据链包括256道数据，系统共3640个数

8、据链，表示了40964992个感应条的位置信息；40个数据链最多可表示10240个感应条的位置信息，组成了一个子事例的数据，可以满足BESIII RPC 9088个通道的要求。当测试命令传送到VME的测试信号发生器在系统控制插件中时，测试信号发生器将其转换为串行的DAC控制时序并经过I/O插件送到FEC中，对FEC中控制TEST信号的DAC进展设置，产生与测试命令相对应的测试模拟信号。测试信号被加载到每个通道的比较器的输入端，测试通道电路的好坏。JTAG控制插件担任从VME BUS接纳FEC的FPGA配置命令，并转换为JTAG控制时序，驱动后送到FEC；FEC采用串行配置方式，每个JTAG控制

9、接口担任4个FEC的JTAG配置，总共需求404个JTAG控制接口14个插件。RPCsPPCI/OModuleReadOutModuleControlModuleVME CrateJTAGModulePOWER CRATEL1/CLK/Reset/Check 图4.10-41 阻性板探测器读出电子学系统整体构造表示图甄别阈设置电路的方法与上述测试方法类似。甄别阈设置命令将由甄别阈控制器发出，经前端板的DAC变换后，构成相应的电平，加载到比较器的甄别阈设置端，到达设置甄别阈的目的。 数据读出部分的电路1. 前端读出板电路FEC前端读出板电路的义务是并行读出阻性板探测器感应条上的信号，并保管6.4

10、S的时间，等待触发信号的出现。在6.4S时，假设有触发信号出现，那么表示该保管的信号是好事例数据，该数据将传送到的VME读出插件中去；假设没有触发信号到来，那么去除该保管的信号，再次等待阻性板探测器感应条的信号。当感应条信号又一次到来时，那么再次保管该信号，等待触发信号的出现。前端板电路安装在探测器的内部。前端读出板电路的原理框图请参见图4.10-42。RPC探测器感应条的模拟信号，由双绞线扁平电缆并行引出，并加载到前端板的甄别器比较器的信号输入端。信号经甄别器甄别后，变为数字逻辑信号。16个通道的数据，存放在FPGA中的FIFO中，等待触发信号的出现。当触发信号出现时，数据由FPGA中的移位

11、存放器串行成一个16位的数据流，以便和上一块16个通道的前端板链接。在FPGA芯片中，还运用了一个16个输入的或门，在触发信号出现时，将该“或门的输出作为FAST OR信号提供应触发系统运用，以便快速地判别子的情况图中未画出。FPGA芯片的逻辑表示图请参见图4.10-43。图4.10-42 前端板电路框图甄别器00缓冲器(FIFO)甄别器01缓冲器(FIFO)甄别器15缓冲器(FIFO)Trigger后一块板的数据输入读出移位读出移位读出移位输出至前一块板/LVDS输出移位操作缓冲器移位操作缓冲器移位操作缓冲器图4.10-43 前端板FPGA逻辑表示图由图4.10-43可知，我们在FPGA中运

12、用了流水线的技术，防止了系统的死时间。FPGA芯片中共设置了两级缓冲器。第一级缓冲器FIFO作流水线任务的缓冲器运用，其深度应该等于触发延迟时间内到达数据的个数和触发信号向后晃动的时间内到达数据个数之和。由于LVDS数据经18m传输线传输至VME读出插件的链数据缓冲器所需求较长的时间，为防止在此传输过程中再次出现触发信号而导致数据的丧失，所以在FPGA中设置了第二级缓冲器。关于第二级缓冲器深度设置及其对系统死时间影响的估算，请参见“附录一缓冲器深度的估算的章节。RPC经常会由于束流损失或其它缘由而产生大的放电，呵斥FEC线路或其中的元件损坏，特别是FPGA芯片会由于这种放电而功能失效；同时，F

13、PGA放置在探测器的内部，也能够由于辐射的影响，产生某些逻辑功能的失效。为防止这种情况的产生，在VME前端板中，参与了大电荷维护。当发现FPGA功能失效时，立刻重载FPGA的源码，以防止数据的丧失。2.VME读出插件在FEC的数据被传送到远端的VME读出插件时，首先进展事例数据紧缩，存入链数据缓冲器。一个VME读出插件共有40个链最大数据缓冲器，可以并行地接受40数据链的数据输入。在每个数据链的数据传送终了后，40个链数据缓冲器的数据将转存到子事例缓冲器中，同时参与触发号和运转号等数据头信息，等待DAQ的读入。ChainDataBuffer624-byteSub-eventBuffer2464

14、4-byteTestCh 00Series toparallelDataSMPRSVMEBUSCh 15Ch 01Test SwitchACQ图4.10-44 VME读出插件方框图一个VME读出插件的框图如图4.10-44所示。图中的联动开关是为测试设置的。当联动开关置于“取数挡时，数据经紧缩后存入数据链事例缓冲器；当联动开关置于“测试挡时，数据经串并转换后存入数据链事例缓冲器。现实上，此处的联动开关可以运用多路器来实现。1数据量的估算和事例紧缩格式子鉴别器的阻性板探测器是一个低事例占有率的探测器。根据Babar实验子鉴别的阻性板探测器给出的每次事例也仅有几十道被击中1的数据，可以估算BESI

15、II子鉴别器的数据量。所谓按前端读出板的紧缩方法，现实上是只需某一块前端读出板上任何一道有数据，就把该前端读出板上的数据全部存储起来。由图4.10-45可知，625前端读出板16通道62510,000通道的地址可用10位编码来表示，前端读出板上的16个通道的数据可用16位数据码来表示。0 SuppressFEC Adds10-bit FEC Adds10-bit Undef6-bit FEC data16-bitSuppress by FECCH.adds4-bitUndef2-bit图4.10-45 两种数据紧缩格式零紧缩的方法那么是去掉数据中的数据0，仅留下数据1，并把该数据地址存储起来。

16、在这种紧缩方法中，前端读出板的地址为10位编码，板上16个通道的地址编码为4位，2位备用，共用16位地址编码来表示一个数据。设BESIII阻性板探测器一个事例最大的数据量为100个阻性板探测器被击中；设每个被击中的阻性板探测器有5个感应条上有感应信号输出。由于按前端读出板紧缩的方法是延续的数据都被记录在一个板的数据位上，所以100个被击中的阻性板探测器，只需按被击中阻性板探测器的数量来计算其数据总量即可。设被100个被击中的阻性板探测器中，有50个阻性板探测器的感应条信号只出如今一个前端读出板中，另50个那么在两个读出板之间。对于前者，由于其感应条信号只出如今1块前端读出板上，所以只需用1个前

17、端读出板的地址来记录其紧缩的数据即可，其数据量为：504 bytes200 bytes而对于后者，那么必需用2个读出板的地址来表示其紧缩的数据，其数据量为： 504 bytes2400 bytes按前端读出板的紧缩方法表示的100个阻性板探测器的数据总量为600 bytes。按好事例触发率4kHz来计算，按前端读出板方法紧缩方法的数据速率为2.4 Mbytes/秒。假设按每道平均击中的概率一样来计算，一个VME读出插件2048道的数据量为：(0.6 kbyte/event10,000)2048 123 bytes/event由于按0紧缩的方法表示的数据是按1数据的地址来存储的，所以200个被击

18、中阻性板探测器感应条的数量应为：20051000条数据总量为 2 bytes500 = 1 Kbytes假设按每道平均击中的概率一样来计算，一个VME读出插件2048道的数据量为：(1 kbytes/event10,000)2048 204.8 bytes/event0数据紧缩方法的数据速率约为按前端读出板紧缩方法数据速率的2倍。本方案运用按前端读出板紧缩的方法来紧缩数据。2链数据缓冲器深度估算按以上估算，图4.10-44中的一个链数据缓冲器Chain Data Buffer中的数据量为：123 byte/event 16 8 byte/event现实上，由于运用了按板紧缩的方法，一个数据即为

19、4个字节32位，此处运用的是4字节为一个单元，共2个单元组织成一个组bank。为保证数据读出和写入的操作不对系统死时间作奉献，即防止在数据从数据链缓冲器导入到子事例缓冲器的时间内，再来触发信号时丧失好事例数据，此处的链数据缓冲器的深度为6个组bank，即24byte为1组bank，共设置6组。在这种设置的情况下，在4kHz触发速率的条件下，运转8小时仅损失1.97个事例。这种损失可以忽略不计。链数据缓冲器深度设置的估算请参见“附录一 缓冲器深度的估算。3子事例缓冲器深度图4.10-44中，数据在子事例缓冲器Sub-Event Buffer中被存放后，VME读出插件即向DAQ恳求中断。现实上，D

20、AQ需求时间来处置中断，读取数据，以及把5个VME子事例数据缓冲器中的数据拼接成1个子事例数据，所以为防止DAQ处置中断的时间中再次有好事例数据存入子事例缓冲器，此处的事例紧缩缓冲器的深度被设置为14组(bank)。在这种设置的情况下，在4kHz触发速率的条件下，运转8小时仅损失1.24个事例。这种损失可以忽略不计。详细的估算请参见“附录一缓冲器深度的估算。 系统测试部分系统测试部分由系统测试信号控制器系统控制插件内和系统测试信号发生器FEC内组成。系统测试部分的整体框图请参见图4.10-41 的子鉴别器电子学系统整体构造图。当系统进展测试时，由测试控制器发出测试命令，并把该命令送至系统测试信

21、号发生器插件。在系统测试信号发生器中，测试命令经由命令解码器、控制存放器、DAC输入数据产生器和DAC等部件的作用，产生可变幅度和极性的模拟信号，再经分配器驱动，送到各VME前端插件的输入端，对系统进展测试。测试信号控制器的VME插件相对较为简单，原理框图如图4.10-46所示。图4.10-46 测试控制器原理框图系统测试部分规划了如下命令：TWE 写控制存放器，控制各路输出信号的有无；TWC 写控制存放器，控制输出信号的大小、幅度和极性；测试控制命令经过I/O插件送到前端各个FEC中，控制FEC中的DAC产生测试所需的模拟脉冲信号，加载到甄别器输入端，供系统测试运用。VME前端插件中FPGA

22、信号测试部分的逻辑框图请参见图4.10-47。图中，命令数据送入控制存放器中，由控制存放器送出7位宽度码、1位有无码、7位幅度码和1位极性码；DAC数据产生器收到上述控制码后，产生相应的DAC输入数据，并由DAC输出与上述命令规定的模拟脉冲，对系统进展测试。命令解码器控制存放器7位宽度码7位幅度码1位极性码DAC输入数据产生器DAC测试信号输出1位有无码图4.10-47 测试信号发生器原理框图 甄别阈设置部分甄别阈设置部分由甄别阈设置控制器系统控制插件内和甄别阈设置产生器FEC内组成。甄别阈设置部分由甄别阈设置控制器发出命令，该命令被送至甄别阈设置产生器后，经由该插件中命令解码器、控制存放器、

23、DAC输入数据产生器和DAC等部件的作用，可产生的产生一定幅度的甄别阈电压。DAC芯片在前端读出板中，其输出的电平衔接到前端板的比较器比较电平端，以便和RPC输出信号比较。甄别阈设置控制器的VME插件与系统测试控制器根本上一样，其原理框图如图4.10-46所示。甄别阈设置控制器规划了如下命令：DWN 写控制存放器，给出110 mV的系统常用的甄别阈电平；DWC 写控制存放器，控制输出电平的大小。命令解码器控制存放器7位幅度码1位常用电平码DAC输入数据产生器DAC测试信号输出图4.10-48 测试信号发生器原理框图甄别阈设置产生器的逻辑框图请参见图4.10-48。图中，命令数据被送入控制存放器

24、，由控制存放器送出1位常用电平码和7位幅度码；DAC数据产生器收到上述控制码后，产生相应的DAC输入数据，并由DAC输出相应的电平。当然，在上电或系统初始化时，应该设置1个常用电平的代码，以便提供110 mV的常用阈值，使系统能在该电平下正常任务。参考文献1. ch 10,“Muon Electronics System，Babar TDR，The Babar Collaboration，19952. Belle corresponding Author,“The Belle detector, NIM in Physics Research A 479 (2002) 117-232附录一 缓

25、冲器深度的估算1. 缓冲器深度计算公式的推导设一个缓冲器共有0k个单元，其输入数据为泊松分布处置时间也为泊松分布其中和为事件的输入率与处置率。缓冲器的形状图如图4.10-49所示。图4.10-49 缓冲器形状图在第i个单元上坚持动态平衡的能够性为设与都为平均值和，那么而k形状的概率为其中，为输入速率与处置速率之比。据全概率公式有：即 可得 代入中，得缓冲器全部有数据后，如还有速率为的数据到达，那么损失为其相对损失为上述公式可以用来在一定的数据输入速率和数据效力速率条件下，对0k个单元数据相对损失或绝对数据损失的估计。假设缓冲器的一个组bank由假设干个单元构成，而假设干个组又构成一个大的缓冲器

26、，且这些组的单元是相等的话，上述公式依然成立。缘由是假设把这些组看成是上述公式中的单元，那么，由于组的深度是一样的，并不影响上述公式推导时泊松分布的假设和用其平均值来表示其各个单元的输入率和效力率的做法。2. VME前端插件移位操作缓冲器深度的估算前端读出板数据从缓冲器读出，经256个移位存放器组成的菊花链移位输出，经LVDS输出将数据传输到VME读出插件的数据紧缩部件，数据紧缩后才干被存储到数据链速率缓冲器中。数据流动和存储的情况如图4.10-50所示。25nssysclk(25ns)Chain01Chain15LVDS TransmiChain Event Bfr 01Data Compr