集成电路设计方法-复习提纲

1、集成电路设计方法一复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时， 输出延时，最大面积设计规则约束：最大扇出，最大电容39 .静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来 验证芯片设计的时序正确性。时序路径的起点是一个时序逻 辑单元的时钟端，或者是整个电路的输入端口，时序路径的 终点是下一个时序逻辑单元的数据输入端，或者是整个电路 的输出端口。40.什么叫原码、反码、补码？原码：X为正数时，原码和X 一样；X为负数时，原码 是在X的符号位上写“1” 反码：X为正数是，反码和 原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，

2、补 码在反码的末位加“1” 41.为什么说扩展补码的符号位不 影响其值？ SSSS SXXX = 1111 S XXX +12n2n12n1 例如 1XXX=11XXX,即为 XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络:优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。 缺点：不同分支上的 叶节点之间可能会出现较大的随机偏差、漂移和抖动。2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以 时钟偏差也很小。缺点：消耗大量的金属资源，产生

3、很大 的状态转换电容，所以功耗较大。3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响 比较小。缺点：网格的规模较大，对它的建模、自动生成 可能会存在一些困难。总线的传输机制？1.早期：脉冲式机制和握手式机制。脉冲式机制：master发起一个请求之后，slave在规定 的t时间内返回数据。握手式机制：master发出一个请求之后，slave在返回 数据的时候伴随着一个确认信号。这样子不管外设能不能在 规定的t时间内返回数据，master都能得到想要的数据。2. 随着CPU频率的提高，总线引入了 wait的概念如果slave能在t时间内返回数据，那么这时候不能把 wait信号

4、拉高，如果slave不能在t时间内返回数据，那么 必须在t时间内将wait信号拉高，直到slave将可以返回 数据为止。3.各种类型的外设越来越多，提高CPU处理效 率，引入ready概念外设ready好了 master再访问，没有ready好master 就可以干其他事情去了。45.什么叫DMA？直接存储器访问是计算机科学中的一种内存访问技术。 它允许某些电脑内部的硬件子系统，可以独立地直接读写系 统存储器，而不需绕道中央处理器DMA模式不过分依赖CPU， 可以大大节省系统资源。-CPU让出所要求外设控制权，DMA控制器控制- DMA操作完成后再将外设的控制权交还给CPU大多用于外设对内存或

5、者其他存储设备进行大数据量 的读写操作.46.常见总线有哪几种？进行比较分类及架构米利机和摩尔机，米利机的下一状态和输出取决于当前 状态和当前输入；摩尔机的下一状态取决于当前状态和当前 输入，但其输出仅取决于当前状态。这两类有限状态机的下 一状态和输出都是组合逻辑电路形成的。48.什么叫Binary Code（二进制码）？什么叫 One-Hot（独热码）？什么叫 Gray Code（格雷码）？ 1. Binary code :顺序编码方式，如00 01 10 112. One-hot :用一位代表一个状态，如 1000 0100 0010 0001 3. Gray Code :状态转换只改变一

6、位，如0001 11 10中的DFM设计流程?全定制数字IC和全定制模拟电路IC设计，两者有 什么异同点？什么是棍图？什么叫欧拉路径？高性能版图设计要 注意些什么？棍图是一种可以表示版图拓扑结构的符号化简图，它是 一种介于电路图和版图之间的设计抽象。路径图的欧拉路径 定义为能到达图中所有节点并且每条边都只访问一次的一 条路径。尽可能使版图最小。尽可能减小寄生电容和寄生电阻， 尽可能减少串扰、电荷分享。基于FPGA的IC设计中的综合、布局、布线、与IC 芯片的综合、布局、布线、有什么异同点？FPGA的综合、布局、布线是不用关心具体工艺的，因为 FPGA板子的硬件是固定的53.什么叫寄存器堆？寄存

7、器堆是CPU中多个寄存器组成的阵列，通常快速的 静态随机读写存储器实现。这种RAM具有专门的读端口和写 端口，可以多路兵法访问不同的存储器。寄存器堆是指令集 架构的一部分，程序可以访问，这与透明的CPU高速缓存不 同。列举各种HDL语言？简述他们的特色。VHDL比较麻烦，而且其综合库至今也没有标准化，不具有品 体管开关级的描述能力和模拟设计的描述能力。目前的看法 是，对于特大型的系统级数字电路设计，VHDL是较为合适的。Verilog HDLVerilog HDL是在C语言的基础上发展起来的，故 Verilog HDL的底层综合做得非常好。System CSystem C是Synopsys公司

8、和CoWare公司积极响应目前 各方对系统级设计语言的需求而合作开发的。SystemC提供 了软件、硬件和系统模块。用户可以在不同的层次上自选择， 建立自己的系统模型，进行仿真、优化、验证、综合等等。SystemVerilogSystemVerilog是业界新兴的工程语言：硬件描述和验 证语言；这个统一的语言使得工程师可以建模大型复杂的设 计并且验证这些设计的功能是否正确。良好的RTL级设计习惯通常指哪些？编程前绘制结构框图 清晰的设计层次 良好的代码风 格分开组合逻辑和时序逻辑条件语句包含所有的可能性用最常出现的状态对该模块初始化 尽可能利用高层次 的行为级描述 尽量减少for语句的使用 各

9、模块门数不能相 差太大注意各模块的完整性低功耗设计复位策略选择中， target_library/link_library/symbol_library 分别指什么含义？target_library ：目标工艺库，是指讲RTL级的HDL描 述到门级时所需的标准单元综合库，包含了物理信息的单元 模型。link_library：链接库，可以是同 target_library 一 样的单元库，或者是已综合到门级的底层模块设计。作用： 在下而上的综合过程中，上一层的设计调用底层以综合模块 时，将从link_library中汛早并链接起来。symbol_library: DC在创建电路时，用于标识器件，

10、单 元的符号库57.你写过DC脚件么？它一般包括哪些内容？写过，一般包含定义路径，读取文件，设计环境定义， 设计规则约束和优化约束等 与ICC各自的优缺点？ASTRO在以上工艺比较成熟，gui相对容易上手ICC更新，功能更加强大，也是现在最为流行的布局布 线工具59 .如何进行数模混合集成电路的仿真？第一种方式：将数字信号简化为简单模拟信号，与模拟 信号一同在模拟信号仿真器中仿真。第二种方式：用模拟仿真器仿真模拟信号，数字仿真器 仿真数字信号，同时能够进行模拟信号向数字信号，数字信 号向模拟信号的转换，连接两种仿真器。数字I/O和模拟I/O有什么异同点？数字I/O抗干扰性好些，数字是用0和1，

11、噪声容限大， 模拟采用点到点的传送，容易受干扰，但是传输速度快列举基本的数字I/O标准的协议单端协议：TTL、CMOS、LVTTL、LVCMOS、PCI 等 伪差分 协议：HSTL、SSTL 等差分协议：LVDS、SSTL、ECL、PECL 等什么叫LVDS协议LVDS是1994年美国国家半导体公司提出的一种信号传 输模式，是一种电平标准，广泛应用于液晶屏接口和中距离 传输的一类高速串行或平行接口器件。LVDS用于低压差分信号点到点的传输，是一种低摆幅通 用I/O标准，它速度快，噪声、功耗和成本很低。PAD ESD保护电路是什么？ ESD模型有哪些ESD 是 Electro-Static Di

12、scharge 的缩写，静电放电，ESD电流直接通过电路会对电路造成损害，同时会产生电磁 场、存在电容耦合，会干扰电路。ESD保护电路的目的是为 了避免工作电路成为ESD的放电通路，从而避免工作电路遭 到损害ESD模型：人体模型HBM、机器模型MM、带电器件模型CDM易失性存储其有哪些？非意识性存储器有哪些？易失性存储器：SRAM、DRAM非易失性存储器：Flash、RRAM、PRAM、FeRAM、MRAM传统基于总线的SOC芯片设计中面临哪些瓶颈问 题？基于NOC的SoC芯片的主要优点是什么？主要缺点 是什么？物理限制决定了在长距离上的通信速度与可靠性，解决 方法是将片上互联线当做通信问题，

13、将其抽象成通信通道， 在通道上进行高质量传送。数据包注入到布线，开关，路的 整个网络中，网络动态决定如何及时使用这些数据包，对于 器件尺寸和片上距离较大有一定作用。1.什么叫IC的集成度？目前先进的IC规模有多大？集成度就是一块集成电路芯片中包含品体管的数目，或 者等效逻辑门数20XX年5月71亿晶体管的NVIDIA的GPU 28nm 2.什么叫特征尺寸？特征尺寸通常是指是一条工艺线中能加工的最小尺寸， 反映了集成电路版图图形的精细程度，如MOS晶体管的沟道 长度，DRAM结构里第一层金属的金属间距的一半。3.目前 主流的硅圆片直径是多少？12英寸什么叫 NRE(non-recurring e

14、ngineering)成本支付给研究、开发、设计和测试某项新产品的单次成本。 在集成电路领域主要是指研发人力成本、硬件设施成本、CAD 工具成本以及掩膜、封装工具、测试装置的成本，产量小， 费用就高。什么叫 recurring costs ？重复性成本，每一块芯片都要付出的成本，包括流片费、 封装费、测试费。也称可变成本，指直接用于制造产品的费 用，因此与产品的产量成正比。包括：产品所用部件的成本、 组装费用以及测试费用。什么叫有比电路？靠两个导通管的宽长比不同，从而呈现的电阻不同来决 定输出电压，它是两个管子分压的结果，电压摆幅管子的尺 寸决定。7. IC制造工艺有哪几种？双极型模拟集成电路

15、工艺、CMOS工艺、BiCMOS工艺8. 什么叫摩尔定律？摩尔定律面临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数目，约每 隔24个月便会增加一倍，性能也将提升一倍；或者说，每 一美元所能买到的电脑性能，将每隔18个月翻两倍以上。面临面积、速度和功耗的挑战。9.什么叫后摩尔定律？后摩尔定律下IC设计面临哪 些挑战？解决方案？多重技术创新应用向前发展，即在产品多功能化（功耗、 带宽等）需求下，将硅基CMOS和非硅基等技术相结合，以提 供完整的解决方案来应对和满足层出不穷的新市场发展。挑战：a单芯片的处理速度越来越快，主频越来越高， 热量越来越多b.互联线延迟增大 解决方案：1.多核、低

16、功 耗设计互联、无线互联、光互连延续摩尔定律“尺寸更小、 速度更快、成本更低”，还会利用更多的技术创新：节能、 环保、舒适以及安全性架构：多核 散热：研发新型散热器 更薄的材料: 用碳纳米管组装而成的晶体管 速度更快的晶体管：超薄石 墨烯做的晶体管 纳米交叉线电路元件：忆阻器 光学互联 器件分子电路、分子计算、光子计算、量子计算、生物计算10. IC按设计制造方法不同可以分为哪几类？全定制IC：硅片各掩膜层都要按特定电路的要求进行专 门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元 苦衷调用所需单元来掩模图形，可使用相应的EDA软件，自 动布局布线可编程IC：全部逻辑单元都已预先制成，

17、不需要任何掩 膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。列举静态CMOS反相器的特性？1.输出时满摆幅，这样就具备高的噪声容限；2.无比 逻辑，输出与器件的相对尺寸无关；低输出阻抗，它对噪声和干扰不敏感，输出典型值在 K欧数量级高输入电阻，维态输入电流几乎为0，理论上可以驱 动无穷多个门，但扇出越大，瞬 态响应越差。不消耗任何静态功耗给出Noise Margin的定义？噪声容限是指在前一级输出为最坏的情况下，为保证后 一级正常工作，所允许的最大噪声幅度，分为NML（低电平噪声容限）和NMH。NMLVIL-VOL NMHVOH-VIHVOH、VOL分别为输出额定高电压和输出额定低电压

18、， VIH、VIL用来界定可接受的高电压和可接受的低电压，他们代表VTC增益等于-1的点。在 答这道题的时候最好把图画上去。13.开关阈值VM的定义开关阈值VM定义为Vin=Vout的点。14.提高CMOS反相器的P或提高N管的强度，开关阈 值如何改变？提高P管的驱动强度就是增大p管的宽长比，开关阈值 将变大。反之，开关阈值减小15.什么叫工艺角？什么叫 PVT？在不同的晶片之间以及在不同的批次之间，MOSFETs参 数变化很大。为了在一定程度上减轻电路设计任务的困难， 我们把NMOS和PMOS晶体管的速度波动范围限制在四个角所 确定的矩形内，形成工艺角。工艺角包含TT、SS、FF、SF、 F

19、S.设计除了要满足工艺角外，还需要满足电压和温度等条 件，形成PVT条件。16.最坏的延迟一定出现在SS工艺角 吗？最好最坏的定义因不同类型的设计有所不同。最坏的延 迟也不都出现在ss。17.采用串联反相器链后，与没有采 用串联反相器链前的延迟相比，哪个大？不一定，串联反相器链的级数是有个最优值的，超过最 优值后，随着反相器链的增加延时是增加的，若没超过最优 值，随反相器链的增加延时减小。18.什么叫静态电路？ 什么叫动态电路？静态电路是指每个时刻每个门的输出通过一个低阻抗 路径连到VDD或VSS上，同时在任何时刻该门的输出即为该 电路实现的布尔函数值。动态电路是指电路依赖于把信号值 暂时存放

20、在高阻路径电路节点的电容上，它所形成的门比较 简单且比较快，但设计和工作比较复杂，对噪声敏感。19. 列举动态CMOS门特性1，逻辑功能NMOS下拉网络实现，品体管的数目明显少 于静态情况，为N+2而不是2N。2，动态逻辑门具有较快的 开关速度。负载电容小。全摆幅输出，即 VOH二VDD,VOL二VSS。是无比逻辑门，PMOS预充电器件的尺寸对于实现门 的正确功能并不重要。5,不存在静态功耗，但表现出高开 关活性，功耗往往要大于静态互补CMOS门于动态门的结构使得每个时钟周期最多只能翻转一 次，毛刺或动态故障在动态逻辑中并不发生在求值周期，PDN下拉网络把输入信号超过N管的阈 值电压VTN时就

21、开始导通，因此把这个门的开关阈值VM以 及VIH和VIL都设为VTN是合理的。因此低电平噪声容限NML 较小。8，需要预充电和求值时钟动态CMOS门的信号完整性问题对电路有什么样的 影响？具体又表现为哪些问题？解决策略？动态CMOS门的信号完整性问题将会使动态电路不能正 确工作。其包括的问题及相应解决策略如下：电荷泄露问题。策略：采用静态泄露器补偿电荷泄露。电荷分享问题。策略：增加NMOS预充电管对内部关键 结点充电。回栅耦合问题。策略：在设计和布置动态电路版图时尽 可能减少电容耦合。时钟馈通问题。策略：在设计和布置动态电路版图时尽 可能减少电容耦合。动态门级联会存在什么问题？避免该问题的原理

22、 是什么？解决方法？级联动态门中，于每个门的输出被预充电至1，这样在 求值周期开始时可能造成无意的放电，因为动态门依靠电容 存储，正确的电平将不会恢复，电荷损失导致噪声容限降低 并可能引起功能出错。避免该问题的原理是：在预充电期间 置所有的输入为0。解决办法：采取多米诺逻辑，每个动态 逻辑输出接一个静态反相器。22.什么叫建立时间、保持 时间，tc-q，tcd建立时间是在时钟翻转之前数据输入必须有效的时间。保持时间时在时钟翻转之后输入输入必须仍然保持有 效的时间。tc-q是最坏情况下的延时，即时钟翻转有效之后，数 据从输入到输出的时间。tcd是最小传播延时，也就是污染延时。23.什么叫cloc

23、k skew？对时钟周期是否有影响？对电 路性能的影响？时钟偏差是指一个时钟翻转的到达时间在空间上的差 别。时钟偏差并不造成时钟周期的变化，造成的只是相位上 的偏移。正偏差能够增加电路的数据通量，即时钟周期可以 缩短。但这一改进的范围是有限的，因为较大的偏差会导致 对保持时间的约束；负偏差提高了抗竞争的能力，可以避免 出错，但时钟周期要增加，会降低电路的性能。24.最大 时钟频率什么决定？最小时钟周期 TNtc-q+tplogic+tsu 25. Hold time 应 该满足的条件？tholdWtcdregister+ tcdlogic26. Clocked CMOS寄存器、真单相钟控寄存器

24、TSPC、 脉冲寄存器主要解决了什么问题？Clocked CMOS寄存器是基于主从概念并对时钟重叠不敏 感的正沿触发寄存器，解决时钟0-0重叠敏感的问题，但1-1 重叠仍有点影响。真单相钟控寄存器TSPC,利用单相时钟彻底解决两相时 钟电路的时钟重叠问题。可以将逻辑功能嵌入到锁存器中， 减少与锁存器相关的延时。脉冲寄存器在时钟上升沿附近生成一个短脉冲，在一个 很短的窗口内采样输入，使得锁存器开放时间非常短而避免 了竞争情况。27.采用流水线的条件是什么？各逻辑块具有近似的传播延时，并且寄存器延时相对于 逻辑延时来说小得多28. IC设计可以分为哪几个层次？ IC 设计可以分为哪几个域？ IC设

25、计的设计策略？层次：器件 层，电路层，逻辑层，RTL层次，系统层/算法层 域：结构 域、行为域、物理域策略：1、层次化设计：从高层到低层次、从抽象到具 体、利用多人同时进行设计，使设计思路清晰，设计工作简 化。缺点：不能解决复杂性问题，最终可能存在一系列子系 统。2、规则化设计：尽可能将电路划分成一组相同或相似 的模块，减少单元模块，减少需要验证的子部件数量。3、模块化设计：对系统进行仔细地功能划分和结构分析，模块必须有明确定义的功能和接口。4、局部化设计：通常指时间局部化，指遵守某种时间或时序协议。29. Verilog HDL的基本结构？Module端口说明参数定义数据类型定义连续赋值语句

26、过程块-行为描述语句底层模块实例任务和函数延时说明块endmodule30. MOSFET model 有哪些？BSIM1,BSIM2,BSIM3, BSIM4, BSIM5 BSIM:Berkely Short-Channel IGFET Model 31. 共多栅品体管？每个晶体管有两个或三个栅，从而提高了晶体管控制电 流的能力，并降低了功耗，减少了电流间的相互干扰。什么叫动态时序模拟？什么叫静态时序模拟？各 自有什么优缺点？动态时序模拟是用逻辑模拟器，配以带时序描述的单元 库和互连参数，采用“事件驱动”算法，通过激励细化模拟 步长，并计算信号状态变化的时间及其在路径上的传播以达 到功能和

27、时序错误的同时验证。优点：能同时验证功能和时序错误；容易检查竞争冒险; 可用于所有电路结构 缺点：太耗费机器资源和计算时间； 很难提供完备的激励文件，验证不充分静态时序模拟：前提是同步逻辑设计，它关注的是时序 间的相对关系而不是评估逻辑功能，无需用向量去激活某条路径，而是对所有的时序路 径进行错误分析。优点：1能处理百万门级的设计，分析速 度比时序仿真工具快几个数量级。2在同步逻辑的情况下，可以达到100%的时序路径覆盖。缺点：1可能存在伪路径；2只能验证同步时序电路；3、 无法验证电路功能正确性触发器之间的组合逻辑的最大延迟什么决定？触 发器之间的组合逻辑的最小延迟什么决定？tmaxMTclk-tsetuptcq。Tclk为时钟周期。tsetup为建立时间。tcq为数据最坏传播延时。tminMthold tregister。thold为保持时间。tregister为寄存器的最小传播延时若建立时间不满足，如何解决？若保持时间不满 足，如何解决？答：建立时间不满足：1、降低时钟频率2、减小触发 器间组合逻辑的延时3、减小数据传播延时保持时间不满足：1、增加组合逻辑延时，例如插入 buffer 2、增加寄存器传播延时是不是插越多buffer就一定能解决保持时间的问 题？不是的，插入buffe