基于FPGA的高速FIR数字滤波器设计

1、基于FPGA的高速FIR数字滤波器设计论文导读：语音信号的频率范围是100-4500Hz，因此FIR滤波器的采样频率定为9000Hz,低通滤波器的截止频率定为4000Hz，选择汉明窗函数，阻带最小衰减-53dB，阶数为8，输入数据宽度8位，输出数据宽度10位，滤波器幅频响应波形如图1所示。关键词：分布式算法，FIR滤波器，MATLAB，LUT1、引言现场可编程门阵列FPGA对于传统的乘加算法其中是经过的延时，为第个滤波器系数，为第次采样值。假设滤波器系数是的常数，有符号的可用B位的二进制补码表示为：其中最高位为符号位。将公式公式4被称为分布式算法，实质上就是将输入的采样值用二进制补码表示，再用

2、N个滤波器系数分别与N个二进制补码的第b位相乘并求和。容易算出乘积一共有种结果，事先算出这种结果，以查找表LUT的形式存入RAM中。科技论文。每次将输入值的相同位作为RAM的地址，取出RAM中相应的值。可以看出采用分布式算法的FIR滤波器在FPGA中的工作速度只与输入数据的宽度B有关，与滤波器的阶数N无关，阶数只影响FPGA资源的使用量。22 分布式算法的改良由上面的讨论可知,当滤波器的阶数增加时，查找表的规模将随地址空间，也就是输入系数N的增加而呈指数增加，单个的查找表是完成不了的。因此对高阶滤波器的实现必须采用串行方式，将一个N输入的查找表分割成L个N/L输入的查找表，再将输出的值求和。这

3、样，每个查找表单元的数量将由降低到。本设计将用两个4输入的查找表代替一个8输入的查找表。当今，实时处理是数字信号处理方面的关键，这就对滤波器的工作速度有了更高要求，这正是本文重点探究的。当输入数据宽度B增大时，滤波器的工作速度将降低，因此对位宽较大的输入需采用并行方式。使输入数据相同的位对应于同一个查找表，不同的位对应于不同的查找表，再将几个查找表输出结果求和，这样，每次同时处理多个位，速度将大大提高。这种改良是以增加资源的使用量为代价的，如果将输入位宽提高一倍，相应的占用的资源也扩大一倍。对于滤波器阶数限制在8以内，这种方法将有很大的意义，本设计将采用这种方法以提高滤波器的工作速度。3.用M

4、ATLAB设计FIR滤波器MATLAB中的FDATOOL是一个功能强大的设计、分析滤波器的工具。通过设置相关参数，从MATLAB工作空间导出滤波器，直接指定滤波器系数，可以快速设计出FIR或者IIR数字滤波器。FDATOOL同时提供了滤波器分析工具，例如级数图、相位响应图和零极点图【4】。本设计实现的是高速FIR低通滤波器对语音信号进行滤波。语音信号的频率范围是100-4500Hz，因此FIR滤波器的采样频率定为9000Hz,低通滤波器的截止频率定为4000Hz，选择汉明窗函数，阻带最小衰减-53dB，阶数为8，输入数据宽度8位，输出数据宽度10位，滤波器幅频响应波形如图1所示。图1 MATL

5、AB中的波形参数设定后生成的滤波器系数如下：h(0)=h(7)=-0. h(1)=h(6)=0.h(2)=h(5)=-0.1180504784h(3)=h(4)=0.5983878974.FIR滤波器的FPGA实现41 系数的量化处理由MATLAB求出的系数可以看到，滤波器的系数是用浮点数表示并且有正负，但FPGA是定点数运算，这就涉及到浮点数到定点数的转化和负数的处理。本文是将表中的系数同时乘以1024即倍，将结果量化成整数，并用11位的二进制补码表示如下：其中，最高位为符号位，负数用1表示，正数用0表示。这样，量化编码解决了定点数问题，补码解决了系数的正负数问题。需要注意的是：最后的输出结

6、果相应地要除以1024。42 本设计的实现本设计所使用器件是Xilinx的Virtex-系列xc2vp30型号的芯片，EDA工具是Xilinx ISE 8.2i和Modelsim XE6.1。科技论文。本文的8阶FIR滤波器采用DA算法及其串-并结构实现，框图如图2所示。图2 滤波器结构框图采样数据为正数，因此输入数据宽度定为8位原码，查找表求和后输出数据有正有负，因此宽度定为20位补码，最高位为符号位，这是根据输出的数据范围确定的，将输出结果除以1024即取20位的高10位作为最后的输出。采用DA算法查找表结构的滤波器，实际上都是系数在作算术运算，输入的8位采样值并没有参加运算，只是起到了作

7、为查找表地址的作用，因此整个过程是补码运算完成的。从图2可知：移位存放器组将采样值进行循环，每个时钟周期循环一次，始终保持8个采样值在存放器组中，同时每个时钟周期将8个采样值的相同位分别送给8组RAM1和RAM2作为地址，共需16个RAM。8组RAM将输出值送入加法器求和，求和后再与位权相乘，最后再次求和即为输出值。需要注意的是：本文中，从加法器输出的补码与位权相乘，VHDL程序是通过移位操作实现的。5、设计的时序仿真及资源的使用51 综合报告分析综合是FPGA设计流程中的重要环节，综合结果的优劣直接影响布局布线结果的最终效能。使设计占用芯片的面积最小，工作频率最快，这是评定综合器优劣的两个重

8、要指标。本设计使用的综合工具是XST，经过综合后的资源使用和时序报告如下：Device utilizationsummary:Selected Device :2vp30ff896-6Number ofSlices:204out of 13696 1%Number of Slice FlipFlops: 208out of 27392 0%Number of 4 input LUTs:361out of 27392 1%Number of bondedIOBs:19out of 556 3%Number ofGCLKs: 1 outof 16 6%Number used as logic: 3

9、53Number used as Shiftregisters: 8Number ofIOs:19Timing Summary:Speed Grade: -6Minimum period: 3.293ns(Maximum Frequency: 303.674MHz)Minimum input arrivaltime before clock: 1.716nsMaximum output requiredtime after clock: 14.179nsMaximum combinationalpath delay: No path found经布局布线后资源使用报告如下：Device Uti

10、lization Summary:Number ofBUFGMUXs1out of 16 6%Number of ExternalIOBs 19out of 556 3%Number of LOCedIOBs 0out of 19 0%Number ofSLICEs245out of 13696 1%从以上数据可以看出，采用DA算法不仅节省了资源并且提高了工作速度。最高工作频率可以到达303.674MHz，完全满足采样率要求。此外，当阶数高时，由于FIR滤波器的系数是对称的，可利用这一特性来改良，以到达减少资源使用的目的。串行DA算法减少了资源的使用，但不能提高速度，并行DA算法提高了速度，但

11、是以增加资源为代价的。面积和速度这两个要求贯穿FPGA设计的始终，它们是设计效果的终极评定标准，因此要考虑各方面因素，在面积和速度到达最正确平衡【5】。52时序仿真将器件延时信息考虑进去，本设计在ModelSim中的布局布线后的仿真结果如图3所示。图3 ModelSim时序仿真图从图中可以看出，第三个周期开始，每个时钟周期滤波器完成一次处理，输出一次数据。证明了使用DA并行算法的高效性，适合对于速度要求高的系统。取8个采样输入数据进行验证：=212、=159、=101、=255、=79、=0、=162、=226。将这8个数据和生成的8个滤波器浮点系数带入公式1中，计算可得：，其它结果可用同样的方法得到。对于用原始公式1计算的结果与ModelSim仿真结果为193的误差是由于以下两点产生的，其一，在对滤波器的系数由浮点数到定点数的转化时进行尾数舍入引起的，其二，在对输出结果取高10位时截尾操作引起的，经验证是在允许范围内的。科技论文。6、结论以上以DA算法为根底的滤波器设计必将在实际中得到广泛应用，FPGA技术也将在数字信号处理方面发挥更大的作用。本文的设计正是对该算法的改良，通过串行和并行结构完成了高速滤波器的设计，并证明了这种方法的可行性和高效性。滤波器的工作速度与阶数无关，而取决于输入数据的位宽，串行结构在节约资源