西北工业大学-数字电子技术基础-实验报告-实验3

1、数字电子技术基础第三次实验报告一、描述QuartusIl软件基本使用步骤编写Verilog代码，用文本编辑器正确编写源文件，并经modelsim仿真确认该电路设计正确。打开QuartusIl软件，新建工程Newproject（注意工程名和设计文件的module名保持一致），选择和开发板一致的FPGA器件型号。ftfctnlPruiMit：时df*ftfctnlPruiMit：时df*BLwkflvnh1CpiaiE/3GWHTBFBn-UiCrwwnw添加文件，点击file-open,之后选择要添加的文件，并勾选Addfiletocurrentproject.B-5rrrrfrm%-?*brt

2、s-曲“-bEmQc-owwri:tThu-IrrtR-lMPiAwrtn.1T*to|mifq)呂AfMERpaEil*uJu1111冒B-5rrrrfrm%-?*brts-曲“-bEmQc-owwri:tThu-IrrtR-lMPiAwrtn.1T*to|mifq)呂AfMERpaEil*uJu1111冒dmMPP!K|ar.B*rKiwyJMeFicciiwiiKh|Cpr-rhlukiCEnAncnurdtOte卿Hlyvi-l!i5TW7i-FmrrsjHdiFrw4P-TEOwkrM*rJHtfnhECmmLtawih*rrMfbLII二w口网和mil件刃10:羽M又d编译，Sta

3、rtCompilation編译源文件（如有错误修改后,重新编译）。eSHrqPmiiLduxi-eSHrqPmiiLduxi-iip-ciicrfiMahM-*rUAta-tit*vWw杯u*i|nr*triLPrcouliffall就Ht4pQuartusPrimej4cnw*t4chnt*lAPtAwtnatp-c*urhpdun.j4cnw*t4chRTLviewer工具查看电路图结构，是否和预期设计一致。世SHwPmntwblvTlLdimirGirnM*#vh4-出血4Akdi*rcoulifT：uJiaMfinwiwlpHQLrDrWriC-fK.lhMiVX-rwriKtBi世S

4、HwPmntwblvTlLdimirGirnM*#vh4-出血4Akdi*rcoulifT：uJiaMfinwiwlpHQLrDrWriC-fK.lhMiVX-rwriKtBiavh1H:ErbnIqw:咳QFCJ门咛也VPciM-btrC*iwwninar-tRiakrctaiP_hMs3心逊电就対IINmUU*H.時BWiil榔rt斶rr：liiJn:mMonpIfiMdnnftirtmtwn-4FwVK-rt&h4屮旧*、IliWtRTlmrvAraiK的计咛UTrlan_亦DB#HXXPTMcnurraorr%Lcnr：CEPnwlK-fiKrvvmi-wc叶Xw*F-nCr7JNMJ

5、MOI4X3打ri3dirlOEM科IQfMilMQfilflIVLjOfillDHIOfCMDKl加ntAnaiytis4別rg蓉饰rtrEui-Mir-4i4lpD_PriHTril!fe_d#fFln-iFlihi，L44=Inirafpr*nsera4hiwrlbnnpc-il-ivdMi-iclimay-cajhmt，站adi*inahamlndiirwii.theua-irHintMJV*FiUULLELHMCESSDf5MFttipr甲*iibizJUUJtFgr*jilii|LipllAEIniJ-TdFillw4ttfElw4praaLkonEhiL-nl

6、-Kl3nJ3FumriJdri.LMtdrrii*fi/ciiilihi.v题目代码以及波形分析设计一款时钟上升沿触发的D寄存器a）编写模块源码moduleflipflop(D,Clock,Q);inputD,Clock;outputregQ;always(posedgeClock)Q=D;endmodule测试模块timescale1ns/1psmoduletb_flipflop;regClock_test;regD_test;wireQ_test;initialClock_test=0;always#20Clock_test二Clock_test;initialD_test=0;alwa

7、ys#77D_test=D_test;flipflopUUT_flipflop(.Clock(Clock_test),.D(D_test),.Q(Q_test);endmodule仿真后的波形截图l-tfQ也止口二l-tfQ也止口二A|=m庆住i凸応M1%t*14Ja?LBLLifl划蛍吕It!atMr*iiKjfaMjj1jwrrANTTtH-DXdpE#fnBMV-*41WttBwhIrtywK口金盖13jJ巧TM?midHS-?ErlS4ciiEr:3MrMr2每当时钟上升沿到来时，触发器把D的信号传给Q综合后的RTL图形F.TLVkvwr-Dq打什冲f眸E肚v-e*Tw*sHe*ra：

8、、hp怙hFTlmihmHbjSsiw-Wfl0OLPnmir(UIflwh“ripm设计一款4bBit具有并行加载功能的移位寄存器编写模块源码编写模块源码modulemuxdff(D0,D1,Sel,Clock,Q);inputD0,D1,Sel,Clock;outputregQ;wireD;assignD=Sel?D1:D0;always(posedgeClock)Q1口|ZT|4厂w：Lirvj4fviff：口rwEFAjLp*：rTJKtM：Prudi=k3r3warac-0X7*L为0时并行加载，数组R为加载时的输入。L为1时移位，数组Q右移一位，左端补当前变量w的值。d）综合后的R

9、TL图形设计一款4bit带复位功能的计数器编写模块源码moduleupcount(Reset,Clock,E,Q);inputReset,Clock,E;outputreg3:0Q;always(posedgeReset,posedgeClock)if(Reset)Q=0;elseif(E)Qu富:刊%t*点*.d_aiji占t*tiatReset信号为1时重置。使能信号E为1时计数器工作，每当时钟上升沿到来时，输出Q加1.d）综合后的RTL图形prtainrn7*aprtainrn7*a设计一款定时器，(如：时钟频率20M,定时为1秒)编写模块源码moduletimer(Reset,Cloc

10、k,E,Q,Sign);inputReset,Clock,E;outputreg24:0Q=25b000000000000000;outputregSign;always(posedgeReset,posedgeClock)if(Reset)Q=0;elseif(E)beginif(Q20000000)beginQ=20000000)beginSign=1;Q=0;endendendmodule测试模块timescale1ns/1psmoduletb_timer;regReset_test;regClock_test;regE_test;wire24:0Q_test;wireSign_test

11、;initialClock_test=0;always#25Clock_test=Clock_test;initialbeginReset_test=1;E_test=0;#1Reset_test=0;E_test=1;endtimerUUT_timer(.Reset(Reset_test),.Clock(Clock_test),.E(E_test),.Q(Q_test),.Sign(Sign_test);endmodule仿真后的波形截图|qiaHI価|*弧!5工|0iria|T匚|1列十畔ISF1卫6|fftt!1|MrPM|qiaHI価|*弧!5工|0iria|T匚|1列十畔ISF1卫6

12、|fftt!1|MrPMMwIfH-i4I.1BIJ*ffrJMffli匾C5H10.-M砥E*f-】4十仙丹31ewh-./致直进乞11.畑*AE41琳LSI-；Wf-叶quEJi.l*rjrmFhwfftM-Ci*:Th4iwtvfcw才舸靶r罚一-It,：:：1.：nLwtntrTTfiiyiLrailwfl串并转换器a）编写模块源码b）测试模块timescale1ns/1psmoduletb_shared;regClock_test;regL_test;regw_test;reg3:0R_test;wire3:0Q_test;initialClock_test=0;always#10C

13、lock_test二Clock_test;initialbeginL_test=1;#14L_test=O;/always#14L_test二L_test;endinitialw_test=0;always#13w_test=w_test;initialR_test=4b1010;shift4UUT_shift4(.Clock(Clock_test),丄(L_test),.w(w_test),.R(R_test),.Q(Q_test);endmodulec）仿真后的波形截图jSrrumn皿1w.*iL为0时并行加载，数组R为加载时的输入。L为1时移位，数组Q右移一位，左端补当前变量w的值。当串行输入达到四个时即可并行输出，所以串并转换器本质是一个移位寄存器。只是最后用一个D触