专题一：数字钟设计

参考书目《VHDL硬件描述语言与数字逻辑电路设计》。侯伯亨等编著，西电出版社。20.80《CPLD数字电路设计－－使用MAX+plusⅡ（入门篇）》。廖裕评等编著，清华大学出版社。49.00（含光盘）《VHDL应用与开发实践》。甘历编著，科学出版社。29.00EDA芯片专题一：数字钟设计一、教学内容：数字钟设计二、学目的及要求：1、掌握VHDL语言的基本结构及编程思想。2、掌握VHDL语言的软件仿真方法。3、掌握VHDL语言的下载及硬件仿真方法。4、提高综合应用能力。三、授课课时：4课时四、教学重点、难点：数字钟VHDL语言设计

数字钟设计要求：1、用VHDL实现数字钟系统的软件编辑。方法一：元件例化方法二：原理图2、用VHDL实现数字钟系统的软件仿真。3、用VHDL实现数字钟系统的硬件仿真。一、60进制计数器设计元件外部引脚功能图：说明：1、EN＝‘1’时，正常计数，＝‘0’时，停止计数。

2、CLRN＝’0’时，复位清零，＝‘1’时，正常计数。

3、CLK时钟信号，上升沿触发。

4、QSA：60进制个位输出；QSB：60进制十位输出。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_60ISPORT(CLRN,EN,CLK:INSTD_LOGIC;cout1:outSTD_LOGIC;

Qsa:OUTINTEGERRANGE0TO9;

Qsb:OUTINTEGERRANGE0TO5);ENDclock_60;ARCHITECTUREaOFclock_60IS

BEGINPROCESS(CLK,CLRN)VARIABLEtmpsa:INTEGERRANGE0TO9;VARIABLEtmpsb:INTEGERRANGE0TO5;

一、60进制计数器设计（VHDL程序）BEGINIFCLRN='0'THENtmpsb:=0;tmpsa:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmpsb=5ANDtmpsa=9THENtmpSa:=0;

tmpSb:=0;COUT1<='1';ELSIFtmpSa=9THENtmpSa:=0;

tmpSb:=tmpSb+1;ELSEtmpSa:=tmpSa+1;ENDIF;ENDIF;ENDIF;QSA<=tmpsa;QSB<=tmpsb;ENDPROCESS;ENDa;二、24进制计数器设计元件外部引脚功能图：说明：1、EN＝‘1’时，正常计数，＝‘0’时，停止计数。

2、CLRN＝’0’时，复位清零，＝‘1’时，正常计数。

3、CLK时钟信号，上升沿触发。

4、QHA：24进制个位输出；QHB：24进制十位输出。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_24ISPORT(CLRN,EN,CLK:INSTD_LOGIC;

cout:outSTD_LOGIC;

Qha:OUTINTEGERRANGE0TO9;

Qhb:OUTINTEGERRANGE0TO2);ENDclock_24;ARCHITECTUREaOFclock_24IS

BEGINPROCESS(CLK,CLRN)VARIABLEtmpha:INTEGERRANGE0TO9;VARIABLEtmphb:INTEGERRANGE0TO2;

二、24进制计数器设计BEGINIFCLRN='0'THENtmphb:=0;tmpha:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmphb=2ANDtmpha=3THENtmpha:=0;

tmphb:=0;COUT<='1';ELSIFtmpha=9THENtmpha:=0;

tmphb:=tmphb+1;ELSEtmpha:=tmpha+1;ENDIF;ENDIF;ENDIF;QHA<=tmpha;QHB<=tmphb;ENDPROCESS;ENDa;数字钟结构体数字钟实体

LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_vISPORT(EN,CLK,CLRN:INSTD_LOGIC;

QSa,QMa,QHa:OUTINTEGERRANGE0TO9;

QSb,QMb:OUTINTEGERRANGE0TO5;

QHb:OUTINTEGERRANGE0TO2;

cout:outstd_logic);ENDclock_v;ARCHITECTUREaOFclock_vISsignalcout1,cout2,COUT3:STD_LOGIC;BEGINu60s:PROCESS(CLK,CLRN)VARIABLEtmpsa:INTEGERRANGE0TO9;VARIABLEtmpsb:INTEGERRANGE0TO5;BEGINIFCLRN='0'THENtmpsb:=0;tmpsa:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmpsb=5ANDtmpsa=9THENtmpSa:=0;tmpSb:=0;COUT1<='1';ELSIFtmpSa=9THENtmpSa:=0;tmpSb:=tmpSb+1;COUT1<='0';ELSEtmpSa:=tmpSa+1;COUT1<='0';ENDIF;ENDIF;ENDIF;QSA<=tmpsa;QSB<=tmpsb;ENDPROCESSu60s;

数字钟VHDL程序的结构体部分接下页u60M:PROCESS(cout1,CLRN)VARIABLEtmpMa:INTEGERRANGE0TO9;VARIABLEtmpMb:INTEGERRANGE0TO5;BEGINIFCLRN='0'THENtmpMb:=0;tmpMa:=0;ELSIFCOUT1'eventANDCOUT1='1'THEN IFEN='1'THENIFtmpMb=5ANDtmpMa=9THENtmpMa:=0;tmpMb:=0;COUT2<='1';ELSIFtmpMa=9THENtmpMa:=0;tmpMb:=tmpMb+1;COUT2<='0';ELSEtmpMa:=tmpMa+1;COUT2<='0';ENDIF;ENDIF;ENDIF;QMA<=tmpMa;QMB<=tmpMb;ENDPROCESSu60M;数字钟分计数器接下页u24H:PROCESS(COUT2,CLRN)VARIABLEtmpHa:INTEGERRANGE0TO9;VARIABLEtmpHb:INTEGERRANGE0TO2;BEGINIFCLRN='0'THENtmpHb:=0;tmpHa:=0;ELSIFCOUT2'eventANDCOUT2='1'THEN IFEN='1'THENIFtmpHb=2ANDtmpHa=3THENtmpHa:=0;tmpHb:=0;COUT3<='1';ELSIFtmpHa=9THENtmpHa:=0;tmpHb:=tmpHb+1;COUT3<='0';ELSEtmpHa:=tmpHa+1;COUT3<='0';ENDIF;ENDIF;ENDIF;QHA<=tmpHa;QHB<=tmpHb;COUT<=COUT3;ENDPROCESSu24H;ENDa;数字钟时计数器结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。1、编辑数字钟文件；2、设置当前文件为工程文件3、编译并查错；4、软件仿真；选择器件选择该类型器件再选择该器件引脚锁定原理图设计方法校时电路设计状态机状态图2选1多路选择器vhdl程序ENTITYmux21aISPORT(a,b:INBIT;k:INBIT;c:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGIN

c<=aWHENk=‘1'ELSEb;ENDARCHITECTUREone;状

态

机

程

序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYzhuantaijiISPORT(CLK0,reset:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDzhuantaiji;ARCHITECTUREbehavOFzhuantaijiISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALstx:states;BEGINCOMREG:PROCESS(CLK,RESET)BEGIN--决定转换状态的进程

IFRESET='1'THENSTX<=ST0;E