CRC编码模块设计实验报告

湖南科技大学《数字系统设计》综合实验报告实验题目CRC编码模块设计 班级： 学号： 姓名： 日期：:题目功能分析；设计一个在数字传输中常用的校验、纠错模块，CRC循环冗余校验模块设计简介：循环冗余校验（CRC）是一种根据网络数据封包或电脑档案等数据产生简短固定位数校验码的一种散列函数，主要用来检测或校验数据传输或者保存后可能出现的错误。生成的数字在传输或者储存之前计算出来并且附加到数据后面，然后接收方进行检验确定数据是否发生变化。而且CRC码是目前通信系统中最常用的一种差错控制编码，利用其进行检错的过程可简单描述为：在发送端根据要传送的二进制码序列，以一定的规则产生一个校验用的监督码，附在原始信息后边，构成一个新的二进制码序列数，然后发送出去。在接收端根据信息码和CRC码之间所遵循的规则进行检验，一旦传输过程中发生差错，则信息码元与监督码元之间的关系遭到破坏，从而可以发现错误，乃至纠正错误°CRC实验原理：CRC检验原理实际上就是在一个p位二位进制数据序列之后附加一个r位二进制检验码（序列），从而构成一个总长为n=p+r位的二进制序列；附加在数据序列之后的这个检验码与数据序列的内容之间存在着某种特定的关系。如果因干扰等原因使数据序列中的某一位或某些位发生错误，这种特定关系就会被破坏。因此，通过检查这一关系，就可以实现对数据正确性的检验。本设计需要完成16位信息和5位CRC校验码发送、接收，其功能实现为：采用平台上的A、B两组开关输入16位二进制数，输出为X、Y、Z三组发光二极管，同时要求6个数码管显示其相对应的16进制编码结果。二：总模块划分；由两个模块构成：CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出否为并行的CRC校验生成方式。(结构图)三：代码实现；VHDL代码:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycrcisport(clk:instd_logic;sdata:instd_logic_vector(15downto0);smg:outstd_logic_vector(7downto0);led:outstd_logic_vector(7downto0);error,hsend:outstd_logic);endcrc;architecturecommofcrcisconstantmulti_coef:std_logic_vector(5downto0):="110101";--signal sdata:std_logic_vector(15 downto0):="1010001000100011";signaldatacrco:std_logic_vector(23downto0);signalcnt:std_logic_vector(4downto0);signaldtemp:std_logic_vector(15downto0);signalsdatam:std_logic_vector(15downto0);signalrdtemp:std_logic_vector(15downto0);signalrdatacrc:std_logic_vector(20downto0);signalrcnt:std_logic_vector(4downto0);signalst:std_logic;signalrt:std_logic;signalcn:std_logic;signalstate:integerrange0to8;signaltdata1,tdata2,tdata3,tdata49tdata59tdata6,data:std_logic_vector(3downto0);beginp1:process(clk)variablecrcvar:std_logic_vector(5downto0);beginifclk'eventandclk='1'thenif(st='0')thendtemp<=sdata;sdatam<=sdata;cnt<=(others=>'0');hsend<='0';st<=T;elsif(st='1'andcnt<11)thencnt<=cnt+1;if(dtemp(15)='1')thencrcvar:=dtemp(15downto10)xormulti_coef;dtemp<=crcvar(4downto0)&dtemp(5downto0)&'0'&'0'&'0'&'0'&'0';elsedtemp<=dtemp(14downto0)&'0';endif;elsif(st='1'andcnt=11)thendatacrco<='0'&'0'&'0'&sdata&dtemp(15downto11);hsend<='1';cnt<=cnt+1;elsif(st='1'andcnt=11)thenhsend<='0';st<='0';endif;endif;endprocesspl;tdata1<=datacrco(23downto20);tdata2<=datacrco(19downto16);tdata3<=datacrco(15downto12);tdata4<=datacrco(11downto8);tdata5<=datacrco(7downto4);tdata6<=datacrco(3downto0);cn<=T;process(clk)beginif(clk'eventandclk='1'andcn='1')thenstate<=state+1;endif;endprocess;process(data,state)begincasedataiswhen"0000"=>smg<="10111111";when"0001"=>smg<="10000110";when"0010"=>smg<="11011011";whenn0011n=>smg<=n11001111n;whenn0100n=>smg<=n11100110n;whenn0101n=>smg<=n11101101n;whenn0110n=>smg<=n11111101n;whenn0111n=>smg<=n10000111n;whenn1000n=>smg<=nlllllllln;whenn1001n=>smg<=n11101111H;whenn1010n=>smg<=n11110111H;whenn1011n=>smg<=n11011110H;whenn1100n=>smg<=n10111001H;whenn1101n=>smg<=n11111100H;whenn1110n=>smg<=n11111001H;when"lllln=>smg<=n11110001H;whenothers=>smg<=nOOOOOOOOH;endcase;endprocess;process(tdatal9tdata29tdata39tdata49tdata59tdata6,state)begincasestateiswhenl=>led<="11111110";data<=tdatal;when2=>led<="11111101";data<=tdata2;when3=>led<="11111011";data<=tdata3;when4=>led<="11110111";data<=tdata4;when5=>led<="11101111";data<=tdata5;when6=>led<="11011111";data<=tdata6;whenothers=>led<="11111111”;data<="1111”;endcase;endprocess;endcomm;四：仿真与实验结果；・・・・・・・・・•・["q匚ig匚qEg2"TOC\o"1-5"\h\z二•—身HIIHHMUH4*一' zE”？n "・”eh；SStS^I*}-mi遍!：窑”甚乎•上A•g“,川一o.■_** |十"*・上， ...■■.■■・■■■..・.■,■■...i._■•■—*I••♦. ..・-..s*牛I ― -匕七•・ 9,■二广J• … QRC^9ItaMMMMKMmII«Ab■■III**9 • q “… 9 .芝匕乌*89■善••”~ =二二二二■■■左—"；Y.孑XX*7^^>jG■一■a«w■sracwaQ®~；MUUf XSwS^K^^成由，—f.._.—一一

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