EDA综合课程设计【学习课件】课件

EDA综合课程设计2016.5EDA课程设计时间：2011~2012学年第二学期第16-17周。（1）上机时间及地点：（第14,15周）周一：3，4节；周二：1，2节；教7机房（2）硬件下载时间及地点：时间另行通知，地点：教二EDA实验室（二楼西侧）（3）验收考核时间及地点：时间另行通知，设计成果验证+回答问题。教二EDA实验室一、EDA-V型实验系统介绍1、系统整体结构图2、将要用到的主要模块8位七段数码管显示模块；16×16点阵模块；CPLD/FPGA适配器接口；12位按键输入模块；18位拨码开关输入模块；蜂鸣器输出模块；可调数字信号源；8×2LED灯。实验系统布局图返回8位七段数码管显示模块：

数码管为共阴数码管。本模块的输入口共有11个，其中8个段信号输入口，分别为A、B、C、D、E、F、G、DP；3个位信号输入口，分别为SEL0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16×16点阵模块区，它们经3-8译码器后送给数码管作位选信号，最左边为第一位，对应关系如下表：接口序号数码管状态SEL2SEL1SEL0111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮返回16×16点阵模块；列选信号为SEL0～SEL3经4-16线译码器后给出，最右边为第一列；行选信号为L0～L15，最上方为第一行。SEL3SEL2SEL1SEL0点亮列号1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列返回CPLD/FPGA适配器接口：下载该芯片时将芯片选择开关拨向CPLD。18位拨码开关输入模块：开关拨向下时为低电平，拨向上时为高电平。输出口最左边对应开关D17，最右边对应开关D0。蜂鸣器输出模块；当输入口BELL_IN输入高电平时，蜂鸣器响。12位按键输入模块开关弹起时为高电平，按下时为低电平。输出口最左边对应开关K1。返回可调数字信号源：时钟信号源可产生从1.2Hz~20MHz之间的任意频率。该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围内随意组合变化。整个信号源共有6个输出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11组跳线来完成设置。具体设置方案见实验指导书。返回二、总结报告与注意事项1、实验注意事项严禁带电插拔“JTAG”下载电缆！为了安全地使用下载电缆，防止损坏下载电缆中的器件和计算机主板的并口，应在计算机及实验箱均断电的情况下，插入或拔出下载电缆。插入下载电缆的步骤：确认完全断电——下载电缆并口与计算机并口相连——下载电缆JTAG口与实验箱的JTAG口相连——接通实验箱电源——接通计算机电源；拔出下载电缆的步骤：关闭实验箱电源——拔下JTAG电缆插头——实验箱内部连线——接通实验箱电源——进行功能验证。测试完毕，先断掉EDA实验箱的电源，再把JTAG电缆的小插头插入实验箱的JTAG插座，然后接通实验箱电源，准备下一次的设计下载。2、总结报告的书写要求见教材P309。内容：总结报告应至少包括以下内容：封面；前言；目录；任务书（合作人、分工方案）；正文；（设计要求、实验目的、实验方案、实验原理、硬件要求、实验步骤、源程序（*.vhd）和原理图（*gdf）仿真调试和下载结果、硬件测试报告、数据处理及分析结果等等）。收获和体会；对设计工作的总结与展望；参考文献。要求：1、内容完整，主题突出，详略得当，语言流畅；2、书写格式规范，条理清晰，图文结合，手写本应字迹清楚、工整。3、必须独立完成，不允许大段抄写参考资料中的内容，作同一设计的同学，报告不允许雷同。4、对程序文本的书写和电路图以及示意图的作图要规范、美观。一、设计任务设计一个具有同步时钟使能、异步清零和同步预置数功能的六十进制加法计数器；2.设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使用2位数码管动态刷新显示上述计数器的计数结果。

EDA综合课程设计题目

—计数器及数码显示综合设计(一)提示：在实验仪器中，8位7段数码显示的驱动电路已经做好，并且其位选信号为3-8译码器的输出，所以我们在设计7段数码管控制接口时，其位选信号输出必须经8-3编码。三、实验连线计数器的输入时钟信号接时钟电路的相应输出（CLK0~CLK5），复位信号接拨码开关或按键，输出信号接七段显示译码器的数据输入端；将七段显示译码器的clk端接时钟输出，并使输入频率约为5MHZ，led[6..0]分别接显示模块的a--g，SEL[2..0]分别接显示模块的SEL2~SEL0。

sel2sel1sel0CP

计数器1

计数器2CP2

显示译码器

依题意考虑CP和CP2关系。

同时，还有一个问题不可忽视，就是位扫描信号的频率至少需要多少以上，才能使显示器不闪烁？简单的说，只要第个扫描频率超过人的眼睛视觉暂留频率24HZ以上就可以达到点亮单个显示，却能享有6个同时显示的视觉效果，而且显示也不闪烁。一、设计要求：

秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器报警。EDA综合课程设计（二）

——数字秒表设计二、模块结构四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频率器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。

三、硬件要求：主芯片EPF10K10LC84-4。

6位八段扫描共阴级数码显示管。二个按键开关（归零，启动）。

四、实验内容及步骤：1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。5

所有模块全用VHDL语言描述。数字秒表内部结构图

五、实验连线：输入接口：1．秒表的归零，启动信号RESET、START的管脚分别连接按键开关。2．

蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。3．秒表计数时钟信号CLK的管脚同2.5MHZ时钟源相连。输出接口：秒表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G参照设计一中的连法。一、设计要求（数字钟的功能）1．具有时，分，秒，计数显示功能，以24小时循环计时。2．具有清零、调节小时、分钟功能。3.具有整点报时功能。

EDA综合课程设计（三）

——数字钟设计二、实验目的：1．掌握多位计数器相连的设计方法。2．掌握十进制、六进制、二十四进制计数器的设计方法。3．巩固多位共阴极扫描显示数码管的驱动及编码。4．掌握扬声器的驱动。5．掌握EDA技术的层次化设计方法。

三、硬件要求：1．主芯片EPF10K10LC84-4。2．蜂鸣器。3．8位八段扫描共阴极数码显示管。4．三个按键开关（清零，调小时，调分钟）。

四、设计原理：在同一芯片EPF10K10上集成了如下电路模块：

1．时钟计数：秒——60进制BCD码计数； 分——60进制BCD码计数； 时——24进制BCD码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。3．蜂鸣器在整点时有报时驱动信号产生。五、实验内容及步骤：1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。培养学生之间的合作精神，同时加深层次化设计概念。2.了解软件的元件管理深层含义及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。4.按适配划分后管脚定位，同相关功能块硬件电路接口连线。

六、模块说明:各种进制的计数及时钟控制模块（10进制、6进制、24进制）;扫描分时显示、译码模块;扬声器编码模块;各模块都用VHDL语言编写。各功能模块连接示意图如图所示。

数字钟各模块连接示意图

七、实验连线：输入接口：1．代表清零、调时、调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。2．代表计数时钟信号CLK和扫描时钟信号CLKDSP的管脚分别同1HZ时钟源和32HZ（或更高）时钟源相连。输出接口：1．代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G参照设计一中的连法。2．代表扬声器驱动信号的管脚SPEAK同扬声器驱动接口SPEAKER相连。EDA综合课程设计（四）

——交通灯控制器设计

一、设计要求：1、主干道和支干道交替放行，主干道每次放行30秒，支干道每次放行20秒。2、每次绿灯变红灯时，黄灯先亮5秒钟，此时原红灯不变。3、用十进制数字（递减计数）显示放行和等待时间。一、设计要求

设计一个共阴16X16点阵控制接口，要求：在时钟信号的控制下，使点阵动态点亮，显示一定的字符或图案花样，其中位选信号为16-4编码器编码输出。EDA综合课程设计（五）

——16X16点阵显示综合实验

控制器的引脚功能图如上图所示，其中：DIN[3..0]为显示花样模式选择，高电平有效；CLK为时钟输入端；DOTOUT[15..0]为行驱动信号输出；SELOUT[3..0]为列选信号输出，为16-4编码信号。16X16点阵控制接口引脚功能

图案1实现16X16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭。

列选信号：采用与7段数码管的位选信号一样的处理方法，即列扫描信号频率大于24HZ。

行驱动信号：可以采用移位的方法，可先定义一个16位的信号，若最高位置为‘1’，我们采用右移的方法，使每一位都置‘1’，这就实现依次点亮；当第0位也置‘1’后，给第0位置‘0’，再采用左移的方法将每一位又重新置‘0’，这样就实现了反相依次熄灭，等第15位为‘0’时，又重新开始，以此循环。

对于其他的显示花样（比如文字显示），请自行设计。三、实验连线将CP端接时钟输出，并使输入频率约为1MHz，DIN[3..0]分别接4位拨码开关，DOTOUT[15..0]分别接显示模块的L15~L0，SELOUT[3..0]分别接显示模块的SEL3~SEL0。

1、系统设计要求

（1）要有2种花型变化。

（2）2种花型可以自动变换，循环往复。

（3）具有清零开关。

（4）控制器有四组输出,每组至少能驱动四只LED。（2）设计用4只LED组成的彩灯图案。图案的状态变换至少有2种，并且能自动切换。（3）彩灯图案状态变换的速度至少有快、慢两种。EDA综合课程设计（六）

——彩灯控制器

（

4）安装并调试彩灯控制器3、具体操作我们可以使用循环结构可以让一种花色亮一段时间，再进入另一种花色，而这中间的时间控制可以通过制作分频器来控制。安有清零端，当按下按钮，全灭。（难点：如何控制时间使其循环，一种花色亮了一段时间，在进入另一种花色，并且使其也亮相同的时间）。1、设计具体要求要求完成八路抢答器的设计，设计完成后芯片具有抢答器的全部功能，包括显示和操作接口。抢答器要求有八路抢答输入，抢答逻辑设计合理（具有抢答锁定），抢答编号显示，抢答成功指示，抢答完成后状态复位。根据抢答要求，系统所需实现的功能如下：（1）主持人按键清零，数码显示0，蜂鸣器不叫，进入抢答状态。（2）主持人发出开始命令，8人开始抢答。其中一人先按下抢答键，蜂鸣器发出鸣叫，数码显示该人号码，其他人再按键，系统不再响应，直至主持人按键清零，下一次抢答开始。EDA