项目名称数字电子钟设计

基于CPLD的数字电子钟设计【项目名称】基于CPLD的数字电子钟的设计

【项目描述】

数字钟是最常用的计时电路。本项目是要在CPLD上设计一个数字时钟，要求能以24小时为周期，可显示时、分、秒，并且具有校时功能，可以对时和分单独校时。【项目目标】

知识目标：

1.了解数字钟的原理；

2.掌握多位共阴数码管动态扫描显示驱动及编码；

3.掌握60进制、24进制计数器的设计；

4.掌握层次化设计方法。【项目名称】基于CPLD的数字电子钟的设计技能目标：1.会用VHDL程序生成原理图元件；2.会用层次性设计方法设计复杂时序逻辑电路；3.会用原理图及VHDL混合设计方法设计复杂数字系统；4.能使用EDA实验箱调试设计电路；素质目标：1.培养学生的沟通能力及团队协作精神；2.养成良好的职业道德；3.具有质量、成本、安全、环保意识；【项目名称】基于CPLD的数字电子钟的设计【项目资讯】

利用可编程逻辑器件设计一个数字电子钟系统，要求能实现时、分、秒的计数等综合计时功能，同时将计时结果通过6个七段数码管显示，并且可通过三个设置键，对计时系统进行复位以及对小时、分钟进行调整，具有整点报时功能。具体数字电子钟显示格式如图1所示。

小时分钟秒图1数字电子钟显示格式数字电子钟实际上就是对一个标准的秒信号(1Hz)进行计数并进行显示的电路，根据项目任务提出的功能要求，整个系统应大致包括如下几个组成部分：秒信号发生器、秒计数器、分计数器、时计数器、译码及扫描显示电路、校时电路和报时电路等。系统电路框图如图2所示。【项目名称】基于CPLD的数字电子钟的设计秒信号发生器秒计数器分计数器时计数器校时电路七段译码器报时电路图2数字电子钟系统框图【项目名称】基于CPLD的数字电子钟的设计【项目分析】一、系统功能分析数字时钟包括秒计数、分计数、时计数、数码管动态扫描译码驱动、校时电路模块等多个模块，能非常方便地对时和分进行手动调节，以校准时间，有复位功能，并能在整点时提供报时信号。二、硬件设计思路数字时钟电路完全由CPLD芯片实现，显示电路由外部的6位数码管来完成，秒脉冲和扫描脉冲由外部数字时钟源提供，复位、校分、校时分别由外部3个按键输入，输出分别连接到数码管的位选和段码。三、软件设计思路整个软件系统采用自顶向下的模块化设计方法，底层各模块的设计用VHDL语言设计，顶层用原理图将各功能模块连接起来。【项目名称】基于CPLD的数字电子钟的设计基于以上分析,本项目的设计分为以下三个任务：任务一：秒计数器、分计数器、小时计数器的设计；任务二：6位数码管动态扫描及译码驱动电路的设计；任务三：校分、校时电路的设计。【项目名称】基于CPLD的数字电子钟的设计

秒计数器实质上是一个60进制的计数器。其源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSECONDIS PORT(CLK:INSTD_LOGIC; RESET:INSTD_LOGIC; S_H,S_L:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0); ENMIN:OUTSTD_LOGIC);ENDSECOND;ARCHITECTUREFUNCOFSECONDISBEGIN 【项目名称】基于CPLD的数字电子钟的设计PROCESS(CLK)BEGINIFRESET='1'THENS_H<="0000";S_L<="0000";ENMIN<='0';ELSIF(CLK'EVENTANDCLK='1')THENIF(S_H="0000"ANDS_L="1001")THENS_H<="0001";S_L<="0000";ELSIF(S_H="0001"ANDS_L="1001")THENS_H<="0010";S_L<="0000";ELSIF(S_H="0010"ANDS_L="1001")THENS_H<="0011";S_L<="0000";ELSIF(S_H="0011"ANDS_L="1001")THENS_H<="0100";S_L<="0000";ELSIF(S_H="0100"ANDS_L="1001")THENS_H<="0101";S_L<="0000";ELSIF(S_H="0101"ANDS_L="1001")THEN S_H<="0000";S_L<="0000";ENMIN<='1';ELSES_L<=S_L+1;ENMIN<='0';ENDIF;ENDIF;ENDPROCESS;ENDFUNC;

【项目名称】基于CPLD的数字电子钟的设计【项目实施】一、硬件平台准备微机一台（WindowsXP系统、安装好Max+plusII等相关软件）、EDA实验箱一台、下载线一条。二、Max+plusIIVHDL文本设计输入法1、创建工程2、建立编辑VHDL设计文件（1）建立VHDL设计文件（2）编辑文本文件（3）文本编辑器选项设置；（4）保存文本设计文件【项目名称】基于CPLD的数字电子钟的设计3、编译分析综合端子分配全编译4、仿真验证（1）放置一个仿真波形文件①创建一个新的矢量波形文件；②在矢量波形文件中加入输入、输出节点；③编辑输入节点波形；（2）保存仿真波形文件（3）仿真（1）电路调试（2）故障分析及排除【项目名称】基于CPLD的数字电子钟的设计5、器件编程（1）打开编程器窗口（2）选择硬件及模式（3）器件编程三、硬件电路调试及排故（1）电路调试（2）故障分析及排除【项目评价与总结提高】一、项目评价【项目名称】基于CPLD的数字电子钟的设计项目得分表项目过程考核（60%）结果考核（40%）项目得分作业完成情况（10%）实践操作技能（15%）工作与职业操守（15%）学习态度（10％）团队合作精神（10％）作品考核（20%）小组答辩（10%）项目报告（10%）二、项目总结1、本设计采用了异步时钟的方法来设计，秒的进位作为分计数模块的时钟输入，分的进位作为小时计数模块的时钟输入；2、QuartusII原理图VHDL混合设计的一般步骤为：建立编辑子模块VHDL文件、子模块编译、子模块仿真、子模块生成图元、顶层原理图设计、顶层编译仿真及编程下载等。三、拓展与提高1、在以上时钟功能的基础上，增加闹铃功能；2、试采用同步时钟脉冲设计以上数字钟，即秒、分、时的计数模块均采用秒脉冲作为时钟输入。【项目名称】基于CPLD的数字电子钟的设计数字电路中由13片IC组成的数字