计算机组成原理第三章课后题参考

计算机组成原理第三章课后题参照答案计算机组成原理第三章课后题参照答案计算机组成原理第三章课后题参照答案第三章课后习题参照答案1．有一个拥有20位地址和32位字长的储藏器，问：1）该储藏器能储藏多少个字节的信息2）若是储藏器由512K×8位SRAM芯片组成，需要多少芯片3）需要多少位地址作芯片选择解：（1）∵220=1M，∴该储藏器能储藏的信息为：1M×32/8=4MB（2）（1024K/512K）×（32/8）=8（片）（3）需要1位地址作为芯片选择。3．用16K×8位的DRAM芯片组成64K×32位储藏器，要求：画出该储藏器的组成逻辑框图。设DRAM芯片储藏体结构为128行，每行为128×8个储藏元。如单元刷新间隔不高出2ms，储藏器读/写周期为μS,CPU在1μS内最少要接见一次。试问采用哪一种刷新方式比较合理两次刷新的最大时间间隔是多少对全部储藏单元刷新一遍所需的实质刷新时间是多少解：（1）组成64K×32位储藏器需储藏芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的储藏区，有A13-A0作为片内地点，用A15A14经2：4译码器产生片选信号，逻辑框图以下所示：2）依照已知条件，CPU在1us内最少访存一次，而整个储藏器的平均读/写周期为，若是采用集中刷新，有64us的死时间，必定不能够；因此采用分别式刷新方式：设16K×8位储藏芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分别式刷新的间隔时间为：t=2ms/128=(s)取储藏周期的整数倍s的整数倍)则两次刷新的最大时间间隔发生的表示图以下可见，两次刷新的最大时间间隔为tMAXtMAX＝×2－＝(μS)对全部储藏单元刷新一遍所需时间为tRtR＝×128=64(μS)4．有一个1024K×32位的储藏器，由128K×8位DRAM芯片组成。问：总合需要多少DRAM芯片设计此储藏体组成框图。设DRAM芯片储藏体结构为512行，每行为256×8个储藏元。采用分别式刷新方式，如单元刷新间隔不高出8ms，则刷新信号周期是多少解：（1）总合需要DRAM芯片数为：N=（1024K/128K）×（32位/8位）=32（片）（2）此储藏体组成框图(3)若是选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的256×8个储藏元同时进行刷新，即在8ms内进行512个周期。在8ms中进行512次刷新操作，按分别刷新方式8ms/512=刷新一次。要求用256K×16位SRAM芯片设计1024K×32位的储藏器。SRAM芯片有两个控制端：当

有效时，该片选中。当=1时执行读操作，当

=0时执行写操作。解：所设计的储藏器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片储藏单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。由此可用位并联方式与地址串连方式相联合的方法组成组成整个储藏器，共8片RAM芯片，并使用一片2：4译码器。其储藏器结构以以下列图。7．某机器中，已知配有一个地址空间为0000H-3FFFH的ROM地域。现在再用一个RAM芯片(8K×8)形成40K×16位的RAM地域，初步地址为6000H,假定RAM芯片有和信号控制端。CPU的地址总线为A15-A0，数据总线为D15-D0，控制信号为R/(读/写)，(访存)，要求：1）画出地址译码方案。2）将ROM与RAM同CPU连接。解：（1）依题意，主存地址空间散布以以下列图所示，ROM区16K×16位；10片的8K×8位RAM片组成40K×16位的RAM区。ROM需14位片内地点，而RAM需13位片内地点，故可用A15-A13三位高地址经译码产生片选信号,方案以下:2）ROM和RAM与CPU连接图：8．储藏器容量为64M，字长64位，模块数m=8，分别用序次方式和交叉方式进行组织。储藏周期T=100ns,数据总线宽度为64位，总线周期τ=50ns。若连续读出8个字，问序次储藏器和交叉储藏器的带宽各是多少解：信息总量：q=64位×8=512位序次储藏器和交叉储藏器读出8个字的时间分别是：t2=mT=8×100ns=8×10(s)t1=T+(7-1)*max{,T/m}=100+7×50=×10(s)序次储藏器带宽是：W2=q/t2=512÷（8×10）=64×10（位/S）交叉储藏器带宽是：W1=q/t1=512÷（×10）=×10（位/S）9．CPU执行一段程序时,cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache储藏周期为40ns，主储存藏周期为240ns，求cache/主存系统的效率和平均接见时间。解：先求命中率hh=Nc/(Nc+Nm)＝2420÷(2420＋80)＝则平均接见时间为tata＝h×tc+(1-h)m×t=40＋×240＝(ns)cache/主存系统的效率为ee＝tc/ta=40/＝％10．已知cache储藏周期4