D01-EDA技术实现编码器-Verilog

数字部分第一次课程一、本学期课程安排三、本次课程实验内容二、使用ISE工具进行EDA设计的方法四、Verilog基础语法（自学）五、BASYS2开发板说明（自学）本学期课程安排周课程内容基本要求（平时成绩*80%）计划学时提高要求（平时成绩*20%）学生实验学时(64学时)71.用EDA技术实现编码器①HDL举例—译码器设计、仿真、下载(1)用

FPGA实现4-2线优先编码器

p238，验收4（1）用FPGA实现十进制加/减可逆计数器（p285/286）4+482.逻辑门、触发器①实验任务（*555应用自学）②集成逻辑门(LED的接法)③数字电路的安装与测试技术1.OC门（P145）2.2-4线译码器+触发器流水灯；（P163设计课题2）4

4+4944+4本学期课程安排周课程内容基本要求（平时成绩*80%）计划学时提高要求（平时成绩*20%）学生实验学时(64学时)104.EDA多功能数字钟（8+4学时）①设计任务与要求（P285设计课题4）②HDL分层次、分模块的设计举例—60或者100进制计数器设计、仿真、下载（演示）（1）用EDA技术设计多功能数字钟（p198/286）能显示小时、分钟、秒钟（时、分用显示器，秒用LED）能调整小时、分钟的时间4（1）任意闹钟；（2）小时为12/24进制可切换（3）报正点数（几点钟LED闪烁几下）411EDA多功能数字钟验收EDA多功能数字钟验收4412集成计数器（4+4学时）设计要求及思路（两个实验，选做一个（分单双号），要求：上学期实验成绩在85分以上者，必须选实验2）篮球24秒或数字秒表插板要求：1.P188设计课题124s定时器（含555振荡器1kHz）2.P189设计课题2秒表4插板数字钟基本功能扩展功能4本学期课程安排周课程内容基本要求（平时成绩*80%）计划学时提高要求（平时成绩*20%）学生实验学时(64学时)14篮球24秒或数字秒表插板验收篮球24秒或数字秒表插板验收4篮球24秒或数字秒表插板验收415数字部分操作考试（4学时）考察学生设计单元电路、安装、调试电路，并测量电路主要性能指标的基本实践能力。4现场验收，并记录实验进展、指标等4使用ISE工具进行EDA设计的方法步骤举例：在Basys2开发板上实现流水灯XilinxFPGA的开发流程可用资源4个七段数码管（AN3-AN0）（不含8421译码）；8个LED指示灯（LD7-LD0）；4个按键开关（BTN3-BTN0）；8个滑动开关(SW7-SW0)；1个PS/2接口；1个8位VGA显示接口；4个6针PMOD用户扩展接口;可配置晶振（25，50，100MHz）;USB2.0接口。BASYS2实验板BASYS2实验板BASYS2各IO管脚定义发光二极管时钟拨码开关按键数码管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P7CCLKN12SW2K3BTN2M4AN2M13LD3P6UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM12DPN131.新建工程流水灯设计举例（1）开启ISE13.1软件:开始

程序

XilinxISEDesignSuite13.1

ISEDesignTools

ProjectNavigator,会出现ISE13.1的画面.（2）在ISE13.1软件环境下,开启一个新的工程:File

NewProject.（3）单击next,下一个画面就是设定硬件FPGA的参数---请对照实验板芯片系列进行选择（4）点击next.此时出现此项目所有设定的信息，若需重新设定,则可back.若无误,则按finish2.创建新的Verilog源创建一个新的Verilog源文件

（1）此时出现一个项目的框架,可以允许使用者开始进行项目的设计.（2）创建新的设计文件:Project

NewSource;选择VerilogModule,并设定文件名称为led（3）点击next,出现NewSourceWizard,设定此设计的输出输入信号.（4）点击next,出现Summary,设点击finish,完成此设计的输出输入信号.（5）按next,再按finish;此时项目加入此模块之后,在Sourcees

的窗口中会出现led.v的编辑窗口.（6）在ProjectNavigator右边的工作区可以看到LED.v的文件内容,此时可以修改或改变设计内容,在修改完成之后,利用File

Save来储存文件.（7）在撰写LED.v内容之时,可以參考ISE所附的语言模板LanguageTemplate.在本实验中我们需要了解计数器模块，点击软件界面上方的语言模板的快捷键，然后选择“Verilog_SynthesisConstructs_CodingExamples_Counters”，然后选择所需的计数器类型以做参考。实验代码如下：////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:12:07:2406/21/2011//DesignName://ModuleName:led////////////////////////////////////////////////////////////////////////////////////moduleled(inputclk,inputreset,output[3:0]led_out);reg[26:0]counter;

always@(posedgeclk) begin if(reset) counter<=0; elsecounter<=counter+1;end

// assignled_out=counter[3:0];//仿真时将counter的低4位传给led_out以提高频率，加快仿真速度

assignled_out=counter[26:23];//实际下载时将counter的高4位传给led_out以降低频率，看到led灯闪烁endmodule（1）双击Synthesize-xst进行编译纠错,以确认设计的正确与否。（2）点开综合选项，双击ViewRTLSchematic，并选择Startwithaschematicofthetop-levelblock选项3编译检错并查看电路（3）点击OK，出现设计的整个电路模块图（4）直接双击电路顶层，查看内部电路模块（5）如果需要查看设计内部具体有哪些实际资源组成，则可以点开综合选项，双击“viewtechnologyschematic”（6）点击OK，出现设计顶层（7）直接双击顶层电路，则可以看到设计的内部电路是由哪些资源组成的。（8）在Processes的窗口中,直接以鼠标双击GenerateProgrammingFile的选项.此时ISE会自动执行并产生可以下载的.bit类型文件,此步骤是最直接验证设计工作的正确性与否.---可以等待仿真验证后再执行。（9）若在每一个步骤后都出现绿色的打勾,代表程序成功跑完而没有错误和警告。若有黄色的警告，一般可以忽略。若有一个程序都出现红色打叉[X]的符号,代表有错误,可以依显示结果来侦错.---可以等待仿真验证后再执行。4设计仿真

(1)点击ledHDL文件,创建一个新的测试平台源文件:Project

NewSource.在源文件向导里,点击VerilogTestFixture作为源文件类型,输入文件名称为test.(2)一直点击next,直到点击finish,自动生成test.v的测试模板,在此基础上编辑输入激励：时钟周期设定为10ns，复位信号为高持续500ns后，再将复位信号置低。在实际烧录FGPA之前，为了验证设计的正确性,可以先利用测试模板(Testbench)来验证设计的正确性。在这里请注意一下，为了加快仿真进程，仿真时将counter的低4位传给led_out以提高频率，更快地看到输出仿真结果。这时，将代码led.v的第37行使能，第38行不使能，然后保存。(3)保存test.v。选择sourcesforSimul