数字逻辑与计算机组成 习题答案 袁春风 第4章作业题批改总结

4章时序逻辑电路作业：习题4、5、6、9、11、124.假设SR锁存器的输入端S、R的波形如图4.27所示，图中信号的上升延迟和下降延迟设为0，要求画出图4.27中输出端Q和Q的输出波形。图4.27SR锁存器的波形图【分析解答】根据S和R端的输入情况，输出端Q和Q的输出波形如下图所示（不考虑门延迟）：很多错的同学都是后半端波形图画错（倒数6个刻度、无效部分出错）5．假设D锁存器和D触发器的各输入端波形分别如图4.28a和b所示，图中信号的上升延迟和下降延迟设为0，并且不考虑逻辑门的传输延迟，要求画出图4.28a和b中输出端Q和Q的输出波形。图4.28D锁存器和D触发器的波形图【分析解答】假设D锁存器的控制端C为高电平有效，D触发器是上升沿触发，则它们的输出波形图如下：图b不少同学按照下降沿触发做的，图a基本都能画对。6．请用带使能端的T触发器和组合逻辑构造D触发器。【分析解答】D触发器的次态方程Q*=D；使能T触发器的次态方程为：Q*=EN•Q+EN•Q。根据这两个次态方程得到以下表中的结果：DClk由此可以推得：EN=D•Q+D•Q。（也可以由z=x⊕y→x=z⊕y→y=z⊕x推出）DClk基本都能做对，个别同学图画复杂了。9.请用尽量少的D触发器实现一个能检测输入信号X中是否出现“110”序列的电路。若出现“110”序列，则输出Z为1，否则Z为0。请分析你实现的电路是否能够自启动。如果D触发器的个数没有限制，你是否有更简洁的实现方案？【分析解答】根据题意设计如下状态表：现态Y次态Y*/输出ZX=0X=1S0（初态）S0/Z=0S1/Z=0S1（检测到第一位1）S0/Z=0S2/Z=0S2（检测到两位11）S0/Z=1S2/Z=0根据次优状态分配策略，三个状态都有编码相邻的需求，设置S0为Y0Y1=00，S1为01，S2为10编码。得到如下状态转换表：利用无关项进行化简，可得如下次态函数： Y0*=X•Y1+X•Y0=X•(Y1+Y0) Y1*=X•Y0•Y1Z=X•Y0考察未用状态变化情况：当电路处于11状态时，若X=0，则经过一个时钟周期，电路状态回到初态00。若X=1，则经过一个时钟周期，电路变成10（S2）状态，此时若再输入X=1，则出现两个连续的1，变成S2状态，状态变化正确；若再输入X=0，则经过一个时钟周期，回到初态00。考察输出Z的情况：当电路处于11状态时，若X=0，则输出Z=1，输出错误。因此，输出逻辑应调整为：Z=X•Y0•Y1得到XCLKXCLKQD1DQQD0Z如果触发器数目没有限制，可以通过增加一个触发器来简化组合逻辑设计。其实现如下所示：XXCLKZDDQQQD2DQQD1DQQD0很多同学用了00，01，11三个状态来编码，与题解有些不同。有同学没有考虑第四个状态（题解11或者同学方法中的10）中的错误输出。一些同学把或门画成了异或门，对于Y0*的计算出错，忽略了状态转移表第7行和第8行。部分同学把最后一问给丢了，直接没有做（可能认为没有更简洁的方案）。题解没有分析自启动问题。11.假设图4.20所示的4位同步并行加法计数器中T触发器的信号传输延迟是Ttq，与门的传输延迟为Tand，T触发器En信号的建立时间是Tsetup，请计算该计数器外部时钟Clk的最大工作频率。【分析解答】由时序逻辑电路的时序分析可知：时钟周期tclk>触发器锁存延迟tffpd+次态激励延迟tnspd+触发器建立时间tsetup根据题意可知：tffpd=Ttq，tnspd=Tand，tsetup=Tsetup。因此可知，该计数器最大工作频率为：1/（Ttq+Tand+Tsetup）基本都能做对，极个别出错。ClkD触发器Q2D触发器Q0D触发器Q3D触发器Q1图ClkD触发器Q2D触发器Q0D触发器Q3D触发器Q1图4.25右移一位寄存器DDDDQQQQQQQQX【分析解答】Q3Q2Q1Q0编码状态转移的情况如下：00000000;00010000;001000010000;001100010000;010010101101011010111101010110101000110001101111011110111001110011100111 用编码对应的数字表示状态符号，其状态图如下所示： 图中有两个工