计算机组成原理计算机系统概论

4第五章存储系统

•存储器是记忆信息的实体，是数字计算机数据存储、信

息处理、自动连续执行程序的重要基础。

•一般来说，计算机系统采用多级存储器体系结构，即由

容量、速度和价格各不相同的存储器构成存储系统。

.设计一个容量大、速度快、成本低的存储系统是计算机

发展的一个基本要求。

•本章重点讨论主存储器的工作原理、组成方式以及用半

导体存储芯片构成主存储器的一般原则和方法，并介绍

高速缓冲存储器和虚拟存储器的基本原理。

1

&本章主要内容

主要内容

■存储系统概述

■随机存储器（SRAM、DRAM）和只读存储器（ROM）

■主存储器的构成

■提高主存速度的技术

■高速缓冲存储器Cache

■虚拟存储器

2

•、存储器概述

存储器是计算机系统的重要组成部分，是计算机

系统中的记忆设备，用来存放程序和数据。

二进制代码位是存储器中的最小存储单位，称为

一个存储位或存储元。由若干个存储元组成一个

存储单元，由若干存储单元组成一个存储器。

存储器和存储系统是两个不同的概念。存储系统

是由容量、速度和价格各不相同的存储器构成。

3

11、存储器分类

•按存储介质分：」按读写功能分：

-半导体存储器-只读存储器(ROM)

-磁表面存储器-随机读写存储器(RAM)

-光存储器

•按存取方式分：<按信息可保存性分:

■随机存储器-易失性存储器

■顺序存储器-非易失性存储器

-半顺序存储器

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$2、存储器的层次结构

■计算机对存储器的要求是容量大、速度快、成本低。

但在一个存储器中同时满足这三方面的要求是困难的.

-解决办法：把不同容量、不同速度的存储器，按一定

的体系结构组织起来，形成多级存储系统。

-通常采用三级存储系统，由高

速缓冲存储器(cache)、主存

储器和外存储器构成。cache

和主存储器合称内存储器。

-这种多层次结构已成为现代计

算机的典型存储结构。

5

各级存储器的作用

■高速缓冲存储器（cache）

一个高速、小容量、半导体存储器，位于主存和CPU

之间，用来存放正在执行的程序段和数据。

-主存储器

计算机系统中的主要存储器，用来存放计算机运行期

间所需要的程序和数据，它能和CPU、cache交换指

令和数据。

-辅助存储器

用来存放当前暂不参与运行的程序和数据以及一些需

要永久性保存的信息。特点是存储容量大、位成本低,

但存取速度慢。CPU不能直接访问。

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多级存储系统的效果

■三级存储系统可分为两个层次：cache—主存层次和

主存一外存层次（称为虚拟存储器）。

-各级存储器的职能各不相同。8che主要强调「决速存

取，解决主存的存取速度和CPU的运算速度之间匹配

问题；外存主要强调大的存储容量，以满足海量数据

的存储要求；主存则要求选取适当的存储容量和存取

速度，来容纳系统的核心软件和较多的用户程序。

■多级存储系统的效果：速度接近最快的那个存储器，

容量接近最大的那个存储器，位价格接近最便宜的那

个存储器。

7

3、主存储器的组织

■主存由存储体、地址译码驱动电路、I/O和读写电路组成。

地

址

字节编址的计算机既能地译

码

字节寻址也能字寻址…址一驱存储体

字地址的安排有两种'线「动

电

大端方案和小端方案路

读/写控制线

在主存中，存放一个机器字的存储单元，称为字存储单元，相

应的单元地址叫字地址。而存放一个字节的单元，称为字节存

储单元，相应的地址叫字节地址。如果可编址的最小单位是字

单元，则该计算机称为按字寻址的计算机；如果可编址的最小

单位是字节，则该计算机称为按字节寻址的计算机。

8

4、主存储器的技术指标

-存储容量：存储器中可以容纳的存储单元的总数称为

该存储器的存储容量。存储容量越大，能存储的信息

越多。存储容量常用字数或字节数来表示。

-存取时间：启动一次存储器操作到完成该操作所经历

的时间。存取时间越小，存取速度越快。

■存取周期：进行一次完整的主存读写操作所需要的全

部时间，即连续两次读写操作之间所需要的最短时间。

存取周期含内部状态恢复时间，略大于存取时间.

■存储器带宽：单位时间内存储器所存取的信息量，它

以字/秒、字节/秒、位/秒为单位来表示，带宽是衡

量存储器数据传输速率的重要指标。

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八随机存储器:SRAM存储器

目前使用最多的随机存储器是半导体存储器。根

据存储信息的原理不同，又分为静态随机存储器

(SRAM)和动态随机存储器(DRAM)。半导体存

储器优点是存取速度快、体积小、可靠性高；其

缺点是断电后存储器中存储的信息随即丢失。

以下介绍静态随机存储器SRAMo

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1、存储元的读写原理

存储元是存储器中的最小存储单位，它的基本作用是存储一

位二进制信息（0或1）。作为存储元的材料或者电路，必须

具备以下基本功能：

■具备两种稳定状态

-两种稳定状态经外部信号控制可以相互转换（状态写入）

■通过控制可以得到其中的信息（状态读出）

-无外部原因作用，其中的信息能长期保存

存储元可以由各种材料制成，但最常见的由MOS电路组成。

其中，SRAM存储元是用双稳态触发器存储信息的。

11

六管静态存储元电路

■静态MOS存储元由

丁2、丁3、丁4管组成的双稳

态触发器保存信息，而且

因为丁3、丁4管给Ti、T2管

供电，能长期保存信息不

变。掉电后，原来的信息

也就随即消失。

■「、丁2管为工作管

丁3、丁4管为负载管

丁5、丁6、丁7、为控制管

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六管静态存储元工作原理（一）

-状态保持（X、Y译码线至少有一个为低电平）

x地址

译码线

A点高〕A点低

■状态工状态0

B点低JB点高

T1截止一A点高T工导通—A点低

tI

B点低一T2导通B点高一T2截止

位线(I/O)位线（而）

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六管静态存储元工作原理（二）

■写入（X、Y译码线为高电平,T5、丁6、T7、Tg导通）

X地址

写“1”:t译码线

左位线加高电平fA点高fT2导通

右位线加低电平fB点低-T1截止

z5■

hoy

t

写“0”：叫I-------------------T8

左位线加低电平fT2截止,,Y地址|

右位线加高电平fT1导通位线（I/O）译码线位线面"）

14

六管静态存储元工作原理（三）

■读出（X、Y译码线为高电平,T5、丁6、T7、Tg导通）

u［，，

读“1”：I

A点高、T2导通Vcc经T3、5、7使

B点低、T1截止f左位线流过电流

“0”

读“0”：1

A点低、T2截止Vcc经T4、6、8使

B点高、TI导通一右位线流过电流

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$2、SRAM存储器的组成

,RAM存储器由存储体、读写电路、地址译码电路、控制电路组成。

Ao一X

Ai-地

A2一址

As一译

A4—码

As-

AsAzAsA9AioA11

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SRAM存储器的组成（续一）

存储体：存储体是存储单元的集合。在大容量存储器中，往往把各

个字的同一位组织在一个集成芯片中。例如，芯片有4096义1位，

则表示该芯片具有4096个字的同一位。

地址译码器：地址译码器有两种：单译码和双译码。

■单译码：地址译码器只有一个，译码器的每个输出对应一个字。

当地址线数较多时，译码器将变得复杂而庞大，成本上升。

-双译码：在双译码方式中，地址译码器分成X方向和Y方向两个

译码器。两个译码器交叉译码的结果，使译码选择结果没有减少,

而选择线数大幅度下降。

■例如：芯片的4096个字排成64X64的矩阵，需要12根地址线。

低6位作为X译码器的输入，高6位作为Y译码器的输入，两译码

器输出各64根，总共需要128根。

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SRAM存储器的组成（续二）

-驱动器：在双译码结构中，一条X选择线要控制所有挂接的存储

单元，上述为64个电路，负载很大。为此，在译码器输出后需要

加驱动器，来驱动X选择线上的所有存储元电路。

・I/O电路：它处于数据线和被选中的单元之间，用来控制被选中单

元的读出或写入，并具有放大信号的作用。

-片选与读/写控制：一片集成电路的容量是有限的，要组成一个大

容量的存储器，需要将多块芯片连接起来使用。某个地址只用到

某个（某些）芯片，需要进行选择控制。只有当片选信号有效时

才能选中某一片。至于是读还是写，取决于CPU发出的命令。

-输出驱动电路：为了扩展存储器的容量，经常需要将几个芯片的

数据线并联在一起；另外，存储器的读出数据或写入数据都放在

双向的数据总线上，这就要用到三态输出缓冲器。

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3、SRAM存储芯片

■SRAM存储芯片有多种型号，引脚组成如下：

•地址线：与存储芯片的单元数有关

•数据线占存储芯片的字长有关

•片选线两：s股M必须有，用于芯片选择

•读/写控制信号雁

.电源线、地线

■存储芯片的地址范围是其地址线从全“0”到全“1”的所有编码。

例1、某SRAM芯片，其存储容量为16Kx8位，问：

①该芯片引出线的最小数目应为多少？

②存储器芯片的地址范围是多少？

解：①16K=2y跑地址线14位，同里长8位对应8位数据线，加

上片选信号语、读/写控制信号W巨、电源线和地线，该芯片

引出线的最小数目为26。

②存储器芯片的地址范围为0000H—3FFFH。

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4、SRAM的读写时序：读周期

•读周期：在读周期内，地址输入信息不允许改变，片

选信号诙在地址有效之后变为有效，使芯片被选中。

最后在数据线上得到读出信号。读写控制信号在

读周期中保持高电平。

------------读周期tRC--------------------->

,-------读出时间tA--------------------

地址XX

<—片选时间tco—>

CS\________/

WE------/------

数据---------------------------<>—

20

SRAM的读写时序：写周期

-写周期：写周期与读周期相似，但除了要加地址

和片选信号外，还要加一个低电平有效的写入脉

冲而，并提供写入数据。

写周期t、vc

地址X

写数时间t、v

VVE

数据

地址稳定时间tAW数据有效时间tow

写恢复时间tWR写无效后数据保持时间tDH

21

5、存储器的扩展

目前生产的存储器芯片的容量是有限的，它

在字数或字长方面与实际存储器的要求都有

差距，所以需要在字方向和位方向进行扩展

才能满足实际存储器的容量要求。

存储器扩展通常采用位扩展法、字扩展法、

或者字位同时扩展法。

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位扩展法

-当构成内存的存储器芯片的字长小于内存单元的字长

时，就要进行位扩展，使每个单元的字长满足要求。

也就是说，因字的位数不够而扩展数据输出线的数目.

-位扩展特点：

.位扩展法只加大字长（增加数据输出线的数目）

-存储器的字数和芯片的字数一致（存储器的单元数不变）

.对芯片无片选要求，访问时芯片被全部被选中（同时选中）

-除数据线外，把其它同类线并联在一起。

23

位扩展法举例

24

字扩展法

■字扩展是指在字长不变的情况下，增加存储单元数。

也就是，因总的字数不够而扩展地址输入线的数目。

.字扩展的特点

■仅在字方向上扩展，而位数不变。

■连线方法：

.每个芯》的地址线、数据线、控制线并联

.片选信号分别引出，从而使各芯片占据不同的地址范围。

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字扩展法举例

■例、使用16Kx8的SRAM芯片组成64K义8的存储器。

需要芯片数计算：64+16=4片。

由于64K=2巩需要16条地址线；8位数据需要8条数据

线。其中，16K=2%每片的16K寻址需要14条地址线,

剩余2条地址线通过2:4译码后，做4个片选信号。

A13〜Ao

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字扩展的地址分配情况

Al5A14片选最低地址/最高地址十六进制地址

0000000000000000B0000H

001

0011111111111111B3FFFH

0100000000000000B4000H

012

0111111111111111B7FFFH

1000000000000000B8000H

103

1011111111111111BBFFFH

1100000000000000BC000H

114

1111111111111111BFFFFH

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字和位同时扩展法

.当构成一个容量较大的存储器时，往往会出现这样

的情况，存储芯片的位数和字数都不能满足存储器

的要求，需要在字方向和位方向上同时扩展。

•例如，要求用mXn的芯片组成容量为MXN的存储

器，共需要(M/m)X(N/n)个存储芯片。不过

为了降低成本、减轻系统负载、缩小存储器模块尺

寸，一般应尽量选择集成度高的芯片来构成实际使

用的存储器。

•我们将在存储器设计中详细介绍这种扩展技术。

28

举例：1KX4芯片扩展为4KB存储器

29

6、CPU和主存的连接

-存储器同CPU连接时，需要完成包括地址线、数据线

以及控制线在内的连接。

■片选信号对SRAM和ROM是必须的，所以需要产生存

储芯片的片选信号。通常，片选信号是通过高位地址

译码产生的，字选信号（选择存储单元）是由低位地

址线提供的。

■举例来说，在微电子学院找一个同学，比较好的办法

是首先要找到他的班级，相当于“片选”；再从班中

找到这个同学，相当于“字选”。若把学号看作地址,

往往班级编号在前面，产生“片选”信号；而学生序

号在后，用于产生“字选”信号。

30

CPU和主存的连接（续）

片选信号的译码分为线选法、全译法以及部分译码法。

■线选法：用除片内寻址外的高位地址线直接（或取反）分别接

到各个存储芯片的片选端。当某地址线为“0”时，就选中对应

的存储芯片。线选法不需要译码器，但会导致地址空间的不连

续。

■全译法：除片内寻址外的全部高位地址都作为地址译码器的输

入，译码器的输出作为各芯片的片选信号。地址范围唯一确定,

连续、不重叠。

■部分译码法：用除片内寻址外的高位地址的一部分来译码，产

生片选信号。部分译码法会产生多个地址对应一个存储单元的

现象，地址重叠。

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三、随机存储器：DRAM存储器

■动态随机存储器DRAM是利用电容存储电荷的特性

来存储数据的，通常定义电容充电至高电平为工，

放电至低电平为0。

■电容电荷会逐渐漏掉，要使保存的信息不变，就需

要每隔一段时间对电容补充电荷，即需要刷新。

■采用电容存储电荷方式存储信息，一，不需要双稳

态电路，可以简化电路，提高存储器芯片的存储容

量；二，电路间隔性充电，可降低功耗。这两点都

使存储芯片集成度提高、成本下降。

32

1、四管存储元的读写原理

在六管静态存储元电路中，栅极存在一定的电容，

所以在去掉负载管T3、T4之后，仍能存储信息。这

是因为MOS管栅极电阻很高，漏电流很小，在一

定时间内，这些电荷还能够维持得住。这就为动态

存储元利用栅极电容存储信息提供了基础。去掉负

载管后，就形成了四管存储元结构。

33

四管动态存储元电路

僦>1

■去掉负载管T3、T4之后，T,、

T2管不再构成双稳态触发器。X地址译码线（字选线）

TvT2管为工作管

T5、丁6、T7、Tg为控制管

■两个稳态：

CiC2

g有电荷、C2无电荷为“0”

a无电荷、C2有电荷为“1”

T7,|-----------------1------------------1中8

“Y地址译码线（位选线）“

用于4K以下芯片J

位线（I/O）位线（而）

34

四管动态存储元工作原理

・保持状态（X、Y线至少一个为低电平）僦＞1

保持“1”态：5无电荷一►「截止—►A点高

tI

X地址译码线（字选线）

B点低◄—T2导通―C2有电荷

保持“0”态：CHi电荷一*「导通一A点低AR

tI

B点高◄—T2截止一C2无电荷

CiTTC21

•写入状态（X、Y线高电平，T5678导通）

写“1”：I/O线上加高电平一►A点高一＞C2充电T7,|----------------1-----------------1中8

而线上加低电平fB点低一＞C1放电

“Y地址译码线（位选线）“

写“0”：I/O线上加低电平一►A点低TC2放电位线（I/O）位线（而）

而线上加高电平一*B点高一C1充电

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四管动态存储元工作原理（续）

读出状态（X、Y线高电平，T5678导

僦＞1

通；预充信号为高，T9、工°导通）

读“1”：预充信号T9、75、T2对C2补充电荷X地址译码线（字选线）

―＞丁2导通一点低一＞C1无电荷

—►「截止—►A点曷—►I/O线同

读“0”：预充信号Ti。、T6、「对CI补充电荷

—导通一点低一I/O线低CiC2

刷新（X线高电平，15、6导通；预充

信号IWJ,T9、io导通）

T7,|----------------1-----------------1中8

C2有电荷

预冲信号经T9、5、2对C2补充电荷“Y地址译码线（位选线）“

C1无电荷

位线（I/O）位线（而）

C2无电荷

预冲信号经T10、6、1对C1补充电荷

U有电荷

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2、单管动态存储元工作用于4K以上芯片

•为了进一步简化结构，提高集成度，

采用单管动态存储元。它只有一个电

容和一个MOS管。电容C用来存储电

荷，MOS管V用来控制读写。

------1

•保持状态：字线加低电平，V断开，电二二C

容C基本上无放电回路，从而维持电容

,T-L

的“0”、“1”状态。

•写入状态：字线加高电平，V导通。写入。时，位线W加低电平，电

容C通过控制管对位线W放电，呈现低电平状态；写入1时，位线W

加高电平，位线W通过控制管V对电容C充电，呈现高电平。

・读出状态：字线加高电平，V导通。若原来存储1,C上有电荷，经

控制管V在位线上产生电流，读出1；若原来存储0,C上无电荷，在

位线上不产生电流，读出0。

・刷新：单管存储元的读出操作会使C上的电荷发生变化，属于破坏性

读出，需要读后重写，也叫再生。刷新过程由外围电路自动完成。

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3、DRAM的特点

由动态存储元构成DRAM存储芯片。DRAM芯片的容量都比较大，如

2164DRAM芯片容量为64KX1。DRAM芯片具有以下特点：

■DRAM中的数据输入线（D/与数据输出线（DOUT）是分开的，

且有各自的锁存器。

-地址线引脚只引出一半，行地址选通信号,和列地址选通信号

MS在时间上错开进行地址复用，内部有两个锁存器，分别接收

行地址和列地址。

-有wm控制信号，没有cs片选信号，扩展时用丽信号代替cs

（网为行选通信号、非行地址线）。

■刷新是DRAM最突出的特点，有刷新电路，地址线也作刷新用，

而且只用行地址线。SRAM不需要刷新。

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关于DRAM引脚举例

例2、某一动态RAM芯片，容量64KX1,除电源线、

接地线、刷新线外，该芯片的最小引脚数目是多少？

解：64K=2%由于地址线引脚只有地址线数一半，所

以为8条；数据输入线与数据输出线驳开的，所以数

据线引脚为2条；它有读写控制信号晒1条,而没有片

选信号；芯片有行选通信号丽和列选通信号限，

共2条。所以，除电源线、接地线和刷新线外，该芯片

的最小引脚数目为8+2+1+2=13条o

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[4、DRAM的刷新

■DRAM存储元是依靠栅极电容来存储信息的，电容的绝

缘电阻不是无穷大，因而电荷会泄漏掉，如同流沙漏斗

一样。通常MOS管栅极电容上的电荷只能保持几毫秒。

■为了维持DRAM记忆单元存储的信息，每隔一定时间必

须对所有记忆单元的电容补充电荷，这个过程叫刷新。

一般来说，DRAM的刷新间隔为2ms~4ms,主要取决

于MOS管栅极电容上电荷泄漏的速度。

■DRAM存储器全部刷新一遍所需的时间，如2ms,称为

刷新间隔；而刷新一行所需的时间称为刷新周期，刷新

周期在时间上等于存取周期。

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①刷新控制

-无论是由刷新控制逻辑产生地址逐行刷新，还是芯片内

部自动刷新，都不依赖外部访问，刷新对CPU是透明的.

■刷新通常是一行一行进行的，每一行中各记忆单元同时

被刷新，故刷新操作仅需要行地址，不需要列地址。

■刷新操作类似于读操作，但又有区别。刷新操作仅给栅

极电容补充电荷，不需要信息输出。

■所有芯片同时被刷新。在考虑刷新问题时，应当从单个

芯片的存储容量着手，而不是从整个存储器容量着手。

41

②刷新方式

常用的刷新方式有三种：集中方式、分散方式和异步方式。

集中刷新方式：在允许的最大刷新间隔内（如2ms）,前一段时间进

行读写操作或保持，后一段时间集中进行刷新。在刷新操作期间，停

止读写操作。刷新时间二存储矩阵行数x存取周期。

例如，对32X32存储矩阵的芯片刷新间隔（2ms）

共计4000个存取周期

刷新（1024字），共需要32个刷

13966.396739683999

新周期。假设存取周期为0・52，।

则在2ms内可以安排4000个存取3968个周期32个周期

（1984ns）(16us)

周期，其中用前3968个周期进行

读写操作刷新一

读写操作或保持，用后32个周期►

集中安排为刷新周期。集中刷新方式示意图

集中刷新方式的优点是读写期间不受刷新的影响，但主要缺点是在刷

新期间不能访存，这段时间称为“死区”。

42

刷新方式（续一）

分散刷新方式：把系统的一个存取周期分为两部分，前半部分时间

进行读写操作或保持，后半部分时间用来进行刷新操作。在一个系

统的存取周期内刷新存储矩阵中的一行。

如果存储芯片的存取周期为

0.5pts,则系统的存取周期应

为1jis。仍以前述32X32矩

阵为例，整个存储芯片刷新一

遍需要32|iSo分散刷新方式示意图

分散刷新方式的优点是没有死区，但加大了系统的存取周期，降低了

整机的速度；刷新过于频繁，没有充分利用允许的最大刷新间隔。

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刷新方式（续二）

异步刷新方式：把集中刷新和分散刷新结合起来，便形成了异步刷新

方式。异步刷新先用刷新的行数把最大刷新间隔进行分割，然后再将

已分割的每段时间分为两部分，前一大段时间用于读写操作或保持，

后一小段时间用于刷新（先分散、后集中）。

对于32X32的存储矩阵，在读写।刷新।读写।刷新读写।刷新

2ms内需要将32行刷新一遍,62us0.5us62.5US62.5us

所以相邻两行的刷新间隔

刷新间隔2nls-----------------►

=2ms/32=62.5jus。（刷新

间隔分为32个时段）异步刷新方式示意图

异步刷新方式既能充分利用最大刷新间隔时间，减少了刷新次数，

又能保持系统的高速性。这种方法虽然也有“死区”，但很小。所

以是一种比较实用的刷新方式。

44

5、DRAM的读写时序

读周期：在读周期中，行地址必须在辰有效之前有效，

列地址也必须在CAS有效之前有效，且在CAS至屎之前,

WE必须为高电平，并保持到CAS脉冲结束之后。

.----------—读周期tCYC—------►

RAS、_______________/\

CAS\____________________/

地址—行地址><列地址X

WE\_______

数据

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DRAM的读写时序（续）

写周期：在写周期中，当WE有效之后，输入的蟹必须

保持到频变为低电平之后。在RAS、CAS和WE全部

有效时，数据被写入存储器。

46

6、DRAM与SRAM的比较

■每片DRAM的存储容量大约是SRAM的4倍

■DRAM的价格大约是SRAM的1/4

■DRAM所需功率大约只有SRAM的1/6

■DRAM由于使用动态元件，速度比SRAM低

■DRAM需要刷新，不仅浪费时间，而且需要刷新电路

■DRAM一般用作主存储器，而SRAM用作高速缓冲存

储器(cache)。

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I、只读存储器ROM

■RAM为随机存储器，当掉电时，所存储的

内容立即消失。而只读存储器ROM,即使

掉电，所存储的内容也不会丢失。

■ROM构成主存储器时，和RAM统一编址，

一般ROM用来存放系统程序。

48

*1、ROM的分类

ROM分为以下几类：

-掩模式只读存储器(ROM)

■一次编程ROM(PROM)

■多次编程ROM(EPROM)

■闪速存储器(FlashMemory)

49

只读存储器（一）

■掩模式只读存储器（ROM）

掩模式ROM由芯片制造商在制造时写入内容，以后只能读出而

不能写入。它的基本存储原理是以元件的“有或无”来表示存

储元的信息（“「或“0”），可以用二极管或晶体管作为元件,

其存储的内容不会改变。

优点可靠性高、集成度高、形成批量后价格便宜，缺点是对制

造商依赖性太大，灵活性差。

■一次编程ROM（PROM）

PROM可由用户根据需要来确定ROM中的内容，常见的熔丝式

PROM以熔丝的接通和断开来表示所存的信息（“1”或“0”）。

刚出厂的产品，其熔丝全部接通；使用前，用户根据需要断开

某些单元的熔丝（写入）。断开后的熔丝是不能再接通的，所

以是一次性写入的存储器。双极型PROM除熔丝式PROM外，

还有PN结击穿型PROM,都只能进行一次性写入。

50

I只读存储器（二）

■多次编程ROM（EPROM）

EPROM不仅可以由用户写入信息，而且可以对其内容进行多次改

写。EPROM出厂时，存储内容为全1。用户可以将其中某些单元

改为0。在更新内容时，可将原存储内容擦除、恢复为全

EPROM分两种，一种为光擦只读存储器UVEPROM（紫外线、整

片擦除），另一种为电擦只读存储器EEPROM（E2PROM,电擦

除、可字擦除和数据块擦除）。

■闪速存储器（FlashMemory）

闪速存储器是一种快速擦写型存储器，主要特点是既能不加电长

期保存信息，又能在线快速擦除和改写内容，兼备ROM和RAM的

优点，同时具有DRAM的高密度。它是目前惟一具有大容量、非

易失性、低价格、可在线改写、并具有瞬时启动特性的高速存储

器。瞬时启动特性是指闪速存储器能直接与CPU连接，不必从盘

上到RAM的加载步骤，CPU可以直接访问，如U盘。

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2、ROM举例

■2716是2KX8的EPROM芯片

-位地址线]

-8位数据线

■片选信号>24条引出线

-高压输入引脚线、编程脉冲线

-电源线、地线>

■与RAM芯片的区别：

-2716没有读写控制线；

-增加了高压输入引脚和编程脉冲两个写入信号。

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五、存储器的构成

存储器的设计，一般可按下列步骤进行：

-根据可用芯片，计算容量和所需芯片数量

-进行地址分配，完成扩展

-片选逻辑设计

-位扩展，画出逻辑连接图，步骤如下：

-连接地址线

■连接片选线

-连接数据线

■连接控制线

-字单元扩展，完成逻辑图连接，步骤同位扩展。

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&存储器设计举例

■例：用:LKX4芯片构成4KB的存储器。画出连接图，给出地址分配和片

选逻辑。

■根据可用芯片，计算容量和所需芯片数。

(4+1)X(8+4)=4X2=8片

■进行地址分配，完成扩展。

位：1KX4-1KX8：2片构成一个芯片组

字：1KX8-4KX8：4个芯片组

地址分配没有给出特殊要求，可以从0地址开始分配：

总容量4K=212—需要12位地址：

000000000000~111111111111

一个组1K=2I。一需要10位地址：

0000000000~1111111111

000H~3FFH,400H~7FFH,800H~BFFH,C00H~FFFH

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存储器设计举例（续一）

■片选逻辑设计

用低地址线进行字选，用高地址线进行片选。1KB芯片组与1KX4

芯片的地址位数相同，需要10位地址线，占低10位，剩余的2位

高地址线用来产生4个芯片组的片选信号。

片选信号可用2:4译码器译码、也可用与非门产生，采用全译码:

CS0=A11A10'CS1=A11A10,CS2=A]]A10'CS3=A11AIO

多数存储器芯片的片选输入采用负逻辑:

CS0=A11A10,CS1=A11A10,CS2=A11A10,CS3=A11A1O

■画出逻辑连接图

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存储器设计举例（续二）

，逢二步：位扩展（第二步：字扩廉）

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存储器设计举例（续三）

例：某半导体存储器容量15KB,其中固化区8KB,可选

EPROM芯片为4KX8；随机读写区7KB,可选SRAM芯

片有：4KX4、2KX4、1KX4o地址总线Ai5~A）,双向

数据总线D7~DO，R而控制读/写，而血为低电平时允许

存储器工作信号。设计并画出该存储器逻辑图，说明地址

分配、片选逻辑、片选信号极性。

解：EPROM芯片需要：8+4=2片；（4KX8-8KB,字扩展）

SRAM芯片需要：8+4=2片；（4KX4-4KB,位扩展）

8+4=2片；（2KX4-2KB,位扩展）

8+4=2片；（1KX4-1KB,位扩展）

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存储器设计举例（续四）除字选外，剩余

高位用于片选

该存储器的地址分配如下:

oooooooooooooooo

CS

4KX8EPROMOOOOH-OFFFHoooomimimi0

8K

0001000000000000CSi

4KX8EPROM1000HTFFFHoooimimimi

4KX4RAM（2片）2000H~2FFFH0010000000000000

（ooiomimimics2

oonoooooooooooo

7KS2KX4RAM（2片）3000H~37FFH

0011011111111111CS3

I1KX4RAM（2片）3800H~3BFFH00111000ooooooooCS

oonionmimi4

把A工4-12输入3:8译码器译码，用0・2号输出线对应CSo-2；

3号输出线和Au组合生成CS3,和A工工、A”组合后生成CS小

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存储器设计举例（续五）

③

D7-D-4Da-Do

4Kx8

——ROM

CSo~

4

4Kx8

ROM

00110000**CSi

q

00110111**4Kx412/4Kx4

。,,

。RAMRAM

推

6Y

国0

CS3=L4Ali魁二

」

8。2Kx42Kx4

苍

。RAMRAM

。

csy

IKx4

00fl**RAMRAM

0011**?~Y

An-Ao

CS4=L4AiiAinR/W

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六、高速存储器

■主存速度的提高一直没有跟上CPU速度的提高。

■1998年以前，DRAM的存取时间为60ns,相当于

16.7MHz,而当时的CPU速度已经达至300MHz；

■目前，主存的速度达到266MHz或者更高一些，而CPU的

速度则达到了3GHz甚至更快。

■必须提高存储器与CPU之间数据传输的效率。

-缩短存储器的读出时间，或者加大存储器的字长

.采用并行操作的双端口存储器

-在CPU与存储器之间插入一个高速缓冲器（cache）

■在每个存取周期中存取多个字

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y1、双端口存储器

-存储器在现代计算机系统中往往处于中心位置，一

方面要不断地接受CPU的访问，另一方面还要频繁

地与众多的I/O设备交换信息。

■传统的单端口存储器只有一套主存数据寄存器

(MDR)、主存地址寄存器(MAR)、地址译码器

和读写电路，在任一时刻只能接受来自CPU或者I/O

设备其中一方的访问请求，属于串行工作模式。

■双端口存储器正是为解决了这一问题而设计的，它

具有两个可访问的、相互独立的端口。

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y双端口存储器（续）

地址_地址

总线二MARf译码器一译码器+MARu总线

存

数据储、数据

C二:MDR<------►体*MDR:

总线＞总线

控制

—*读写电路＜

总线旦町一黑

-由于具有左、右两个端口，所以可以接受来自两方面的访问请求,

使存储器并行工作，从而提高了整个计算机系统的效率。这是一

种空间并行的实现技术。

■当两个端口同时存取同一个存储单元时，会发生冲突。这时，由

存储器的仲裁逻辑根据两端口访问请求到达的微小差别来决定先

为哪个端口服务，而另一端口要暂停操作，等待开放端口。