2025年计算机体系结构强化练习

2025年计算机体系结构强化练习考试时间：______分钟总分：______分姓名：______一、选择题（每题2分，共20分）1.下列哪一项不属于计算机体系结构的五大层次结构？A.指令集架构（ISA）B.微程序级C.操作系统级D.硬件级2.衡量计算机系统性能的指标中，MIPS代表的是：A.每秒执行百万条指令B.每秒执行百万次浮点运算C.每秒传输百万字节D.每秒执行百万个操作3.在定点数表示中，为了提高表示范围而牺牲精度，这种格式通常称为：A.原码B.补码C.反码D.浮点数4.CPU访问Cache未命中时，通常需要访问主存。如果采用直接映射方式，则主存地址中用于确定Cache块号的部分是：A.高位部分B.低位部分C.中间部分D.任意部分5.计算机系统中，实现CPU与主存之间高速数据交换的部件是：A.总线B.I/O接口C.CacheD.运算器6.指令流水线技术的主要目的是：A.提高CPU主频B.增加CPU字长C.提高指令执行效率D.减少CPU功耗7.在指令流水线中，由于后一条指令的地址计算依赖于前一条指令的结果而导致的流水线停顿称为：A.结构冒险B.数据冒险C.控制冒险D.时序冒险8.中断向量表通常存储在：A.Cache中B.主存中C.ROM中D.寄存器中9.总线宽度指的是：A.总线长度B.总线根数C.总线同时传输的数据位数D.总线传输速率10.采用DMA方式传输数据时，CPU在数据传输过程中：A.完全处于等待状态B.可以执行其他任务C.需要周期性查询传输状态D.需要干预每个字节的传输二、填空题（每空1分，共15分）1.计算机体系结构是指计算机系统的______及其互连方式。2.浮点数通常由______、尾数和符号三部分组成。3.Cache与主存之间采用______映射方式时，主存块可以随意映射到Cache块的任何位置。4.指令流水线通常分为取指（IF）、译码（ID）、执行（EX）、访存（MEM）和写回（WB）等几个阶段。5.当CPU执行访存指令发生Cache未命中时，通常由______部件负责将所需数据块从主存调入Cache。6.衡量中断响应快慢的指标是______。7.总线根据传输信息类型的不同，可以分为数据总线、______和地址总线。8.I/O设备通过______与主机系统相连。9.计算机系统中，冯·诺依曼结构的核心思想是______和存储程序。10.RISC指令集的特点之一是______。三、判断题（每题1分，共10分）1.Cache的命中率越高，则访问主存的次数越多。（）2.采用补码表示法时，可以进行加减乘除四则运算。（）3.指令流水线可以提高CPU的时钟频率。（）4.数据冒险、控制冒险和结构冒险是流水线性能的主要瓶颈。（）5.中断是一种异步事件，而时钟周期是同步的。（）6.DMA方式比中断方式传输数据更快、效率更高。（）7.总线的主控权在某个时间段内只能由一个部件掌握。（）8.冯·诺依曼结构计算机的指令和数据都以二进制形式存放在存储器中。（）9.地址映射方式只有直接映射、全相联映射和组相联映射三种。（）10.计算机的并行处理能力主要取决于CPU的核心数量。（）四、简答题（每题5分，共20分）1.简述计算机系统层次结构模型及其意义。2.什么是Cache的未命中成本？影响未命中成本的主要因素有哪些？3.简述指令流水线中结构冒险和数据冒险的概念及处理方法。4.简述中断处理过程的主要步骤。五、计算题（每题10分，共20分）1.假设某计算机主存地址为32位，Cache容量为16KB，采用直接映射方式，每个Cache块大小为64字节。请计算：(1)主存地址中用于确定Cache块号的部分有多少位？(2)主存地址中用于确定块内字节偏移的部分有多少位？(3)若主存地址`0x1F2A8`处的单元存储在Cache中，其对应的Cache块号是多少？（地址用十进制表示）2.假设某指令流水线分为四个阶段：IF、ID、EX、MEM，每个阶段的延迟为1个时钟周期。指令到达流水线后，需要等待其前面所有指令在本阶段执行完毕。流水线启动后，连续输入了5条指令。请回答：(1)当第5条指令进入EX阶段时，流水线已经运行了多少个时钟周期？(2)在上述时间内，流水线完成了多少条指令的执行？（不考虑流水线冲突）六、综合题（15分）已知某计算机的CPU主频为2.0GHz，执行一条平均指令所需时钟周期数（CPI）在不同指令类型中分布如下：算术逻辑指令（ALU）CPI=1，访存指令（Load/Store）CPI=3，分支指令（Branch）CPI=4（发生分支预测错误时CPI=10）。假设某程序包含1000条指令，其中算术逻辑指令占40%，访存指令占50%，分支指令占10%，且分支指令中有20%发生了预测错误。请计算该程序的总执行时间。试卷答案一、选择题1.C2.A3.D4.A5.C6.C7.B8.B9.C10.B解析思路：1.计算机体系结构的五大层次结构通常包括：逻辑门级、处理器级（或微程序级）、指令集架构（ISA）、操作系统级、应用程序级。硬件级是物理实现层面，不作为标准的体系结构层次。故选C。2.MIPS(MillionInstructionsPerSecond)是衡量计算机指令执行速度的单位，表示每秒执行一百万条指令。故选A。3.浮点数是为了在有限的位数内同时表示较大的范围和较高的精度而设计的一种数制，它牺牲了定点数的精度来换取表示范围。故选D。4.直接映射方式将主存地址划分为标记（Tag）、块号（Index）和块内地址（Offset）三部分。块号部分的大小决定了主存块能映射到的Cache块数量，通常由Cache总块数决定，因此是地址的低位部分。故选A。5.Cache是介于CPU和主存之间的高速存储器，用于存放近期频繁访问的主存块，实现CPU对主存访问的加速。故选C。6.指令流水线将指令执行过程分解为多个阶段，并行执行不同指令的各个阶段，从而提高指令吞吐率（单位时间内完成的指令数），即提高了指令执行的效率。故选C。7.数据冒险（DataHazard）是指后继指令需要使用前面指令的输出结果，而该结果尚未准备好，导致流水线停顿。故选B。8.中断向量表存储了各种中断服务程序的入口地址，这些地址需要被CPU在发生中断时快速查找到，因此通常存放在主存中，以便CPU能够直接访问。故选B。9.总线宽度定义了总线在单位时间内能够传输的数据位数，是衡量总线数据传输能力的关键参数。故选C。10.DMA（DirectMemoryAccess）方式允许I/O设备直接与主存进行数据传输，传输过程中需要CPU发出启动命令并设置控制寄存器，但CPU无需参与数据传输的每个字节，可以执行其他任务，直到传输完成。故选B。二、填空题1.功能2.符号3.全相联4.顺序5.DMA控制器6.中断响应时间7.控制总线8.I/O接口9.程序存储10.指令简单规整解析思路：1.计算机体系结构定义了计算机系统的功能实现方式以及各功能部件之间的互连结构。2.浮点数格式通常包括符号位（Sign）、指数位（Exponent）和尾数位（Mantissa）。3.全相联映射允许主存块映射到Cache块的任何位置，具有最高的灵活性，但实现复杂。故填全相联。4.指令流水线按顺序依次通过IF、ID、EX、MEM、WB等阶段执行。5.当Cache未命中时，需要将数据从主存加载到Cache，这个由硬件专门负责的机制通常由DMA（DirectMemoryAccess）控制器实现。故填DMA控制器。6.衡量中断响应快慢的关键指标是CPU从发出中断请求到开始执行中断服务程序所需的时间。7.总线按传输信息类型分为传输数据的总线（数据总线）、传输地址的总线（地址总线）和传输控制信号的总线（控制总线）。8.I/O设备需要通过I/O接口（或称设备控制器）才能与计算机系统的总线相连，进行数据和控制信号的交换。9.冯·诺依曼结构的核心思想是将程序指令和数据以二进制形式存放在同一个存储器中，并由CPU按顺序取出执行。故填程序存储。10.RISC（ReducedInstructionSetComputer）指令集的特点是指令简单、规整、长度固定，大多数指令执行时间相同，便于流水线实现。三、判断题1.×2.√3.×4.√5.√6.√7.√8.√9.×10.√解析思路：1.Cache的目的是提高命中率，减少访问主存的次数。命中率越高，访问主存的次数越少。故题干说法错误。2.补码表示法能自然地进行加减运算，逻辑运算也可以通过补码实现。乘除运算可以通过多次加减和移位实现。故题干说法正确。3.指令流水线是通过并行执行指令的不同阶段来提高指令的执行吞吐率（执行速度），而不是提高CPU的时钟频率（时钟频率主要影响单条指令的最快执行速度）。故题干说法错误。4.数据冒险、控制冒险和结构冒险都会导致流水线性能下降或停顿，是影响流水线性能的主要因素。故题干说法正确。5.中断是异步发生的，由外部事件触发；而时钟周期是计算机系统同步工作的基本单位。故题干说法正确。6.DMA方式允许设备直接与主存传输，避免了CPU的大量干预，相比中断方式（CPU需周期性处理）在高速数据传输时效率更高、速度更快。故题干说法正确。7.在一个标准的总线周期内，总线的主控权（总线请求、仲裁、传输等）通常由一个请求者（如CPU）掌握，以确保总线传输的有序性。故题干说法正确。8.冯·诺依曼结构的核心特征之一就是将指令和数据统一存储在内存中，并以二进制形式表示。故题干说法正确。9.地址映射方式除了直接映射、全相联映射和组相联映射，还有段式映射、页式映射等。故题干说法错误。10.并行处理是指同时或并发执行多个任务或操作。多核CPU通过增加核心数量，可以在同一时间内处理更多任务，从而增强计算机的并行处理能力。故题干说法正确。四、简答题1.计算机系统层次结构模型将计算机系统从低到高划分为：逻辑门级、处理器级（或微程序级）、指令集架构（ISA）、操作系统级、应用程序级。这种模型的意义在于：简化了系统设计，将复杂问题分解为若干层次，各层为上一层提供服务；隐藏了低层细节，使系统具有更好的模块化和可维护性；便于进行性能评估和分析；有助于理解计算机系统的整体工作方式。2.Cache的未命中成本是指当CPU访问Cache未命中时，为了从主存获取数据所需付出的额外时间或资源消耗。它包括：将所需数据从主存读入Cache的时间（通常远大于访问Cache的时间）；可能导致的后续主存访问延迟；CPU在此期间处于空闲或等待状态造成的效率损失等。影响未命中成本的主要因素包括：主存访问时间、Cache块大小、替换算法的开销、写入策略等。3.指令流水线中的冒险：*数据冒险：后继指令需要使用前面指令的输出结果，而该结果尚未准备好（仍在流水线中），导致后继指令无法按顺序执行。处理方法：指令暂停（Stall）、数据前递（DataForwarding/Bypassing）、指令乱序执行（Out-of-OrderExecution）。*结构冒险：由于硬件资源冲突（如只有一个访存单元）导致指令无法在预期阶段执行。处理方法：增加资源（如多路复用器）、指令暂停。*控制冒险：由于分支或跳转指令，导致后续要执行的指令地址不确定，需要等待分支目标地址计算出来。处理方法：分支预测（BranchPrediction）、延迟分支（DelayedBranch）、异常延迟槽（ExceptionDelaySlot）。4.中断处理过程的主要步骤：*中断请求：I/O设备或其他硬件产生中断请求信号。*中断判优与响应：中断控制器判断中断请求的优先级，若当前CPU允许中断且该中断优先级最高，则CPU响应中断。*保护现场：CPU暂停当前正在执行的程序，并将当前程序的状态（如程序计数器PC、寄存器内容）保存在指定位置（栈）。*转向中断处理：CPU根据中断向量表，根据中断类型码找到对应的中断服务程序（ISR）的入口地址，并将该地址加载到PC。*执行中断服务程序：CPU开始执行中断服务程序，处理中断事件。*恢复现场：中断服务程序执行完毕，CPU从保存的位置恢复之前程序的状态。*返回原程序：CPU继续执行被中断的程序，从保存的断点处开始。五、计算题1.(1)主存地址位数为32位，Cache容量16KB(16*1024=16384Bytes)，每个Cache块64B。*主存地址=标记+块号+块内地址*块内地址位数=log2(块大小)=log2(64)=6位*总块数=Cache容量/块大小=16384/64=256块*块号位数=log2(总块数)=log2(256)=8位*标记位数=总地址位数-块号位数-块内地址位数=32-8-6=18位*答：主存地址中用于确定Cache块号的部分有8位。(2)块内地址位数已计算为6位。*答：主存地址中用于确定块内字节偏移的部分有6位。(3)主存地址`0x1F2A8`转换为十进制：(1*16^3+15*16^2+2*16^1+8*16^0)=(4096+3840+32+8)=7984(十进制)*块号=地址/块大小=7984/64=124(十进制)*答：对应的Cache块号是124。2.(1)流水线阶段数=4，每个阶段延迟=1周期。*第5条指令进入EX阶段时，需要等待前4条指令都完成EX阶段。第1条指令在第4周期末完成EX阶段，第2条指令在第5周期末完成EX阶段，第3条指令在第6周期末完成EX阶段，第4条指令在第7周期末完成EX阶段。此时，第5条指令开始进入EX阶段。因此，流水线运行了4+(4-1)=7个时钟周期。（或者：第5条指令进入EX阶段时，前4条指令分别在IF、ID、EX、MEM阶段，都需要完成EX阶段，即需要4个周期。第5条指令本身进入EX也需要1个周期。总共7个周期。）*答：当第5条指令进