2025年CPU设计真题专项训练卷

2025年CPU设计真题专项训练卷考试时间：______分钟总分：______分姓名：______一、选择题（每题2分，共20分）1.下列哪一项不属于CPU的主要功能？A.指令控制B.操作控制C.时间控制D.数据存储2.RISC指令集架构的主要特点不包括？A.指令格式规整B.指令执行时间固定C.指令种类繁多D.大部分指令可单周期执行3.在典型的CPUdatapath中，下列哪个部件通常用于暂存从主存读取的数据？A.程序计数器（PC）B.累加器（Acc）C.数据寄存器（DR）D.地址寄存器（AR）4.硬布线控制器和微程序控制器相比，其主要缺点是？A.控制信号产生逻辑复杂B.控制器本身需要占用较大的片外存储器C.不支持指令集的扩展D.响应速度相对较慢5.下列哪种寻址方式中，指令中直接给出操作数的地址？A.立即寻址B.直接寻址C.寄存器寻址D.间接寻址6.一个单周期CPU执行一条R型指令（假设需要访问内存两次），其执行时间大约是时钟周期的？A.1倍B.2倍C.3倍D.4倍7.流水线技术的主要目的是？A.提高CPU的主频B.增加CPU的寄存器数量C.实现指令级的并行处理，提高吞吐率D.简化CPU的控制器设计8.在流水线执行过程中，由于后一指令需要使用前一指令的运算结果而导致的冲突称为？A.结构冲突B.数据冲突（数据冒险）C.控制冲突D.时序冲突9.采用直接映射方式时，Cache中的每一行？A.可以映射主存中的任意一块B.只能映射主存中的一块C.只能映射主存中连续的几块D.映射到主存的特定区域10.假设Cache采用4路组相联映射，Cache容量为16K字节，每行256字节，则其总行数为？A.16B.32C.64D.128二、填空题（每空1分，共15分）1.计算机体系结构通常分为硬件和软件两大部分，其中硬件部分是软件运行的基础，软件部分为硬件赋予生命。2.指令集体系结构（ISA）是计算机体系结构的，它规定了计算机硬件能执行的所有指令的格式、功能和操作。3.CPU执行一条指令大致需要经过取指、译码、执行等阶段，这些阶段在时间上是可以的，这就是流水线技术的基础。4.在微程序控制器中，控制序列的存储位置通常在中。5.当CPU需要访问内存时，地址信息由提供。6.如果一条指令的执行时间固定为T周期，则执行n条这样的指令所需的总时间为。7.为了解决流水线中的数据冒险，常用的方法有、插入气泡（暂停）和向前转发（数据旁路）。8.Cachehit时，CPU访问主存的次数为次；Cachemiss时，CPU访问主存的次数为次。9.浮点数运算通常比定点数运算。10.带权加速比（WeightedSpeedup）S_W通常定义为/T，其中S是加速比，W是程序执行时间中乘法运算所占的比重。三、简答题（每题5分，共20分）1.简述硬布线控制器和微程序控制器的区别。2.什么是数据通路？简述CPU数据通路中的主要部件及其功能。3.什么是流水线冲突？列举三种主要的流水线冲突类型。4.简述Cache的基本工作原理。四、分析题（每题10分，共20分）1.某CPU采用4级流水线（IF：取指，ID：译码，EX：执行，WB：写回），假设指令在各级流水线段的执行时间（包括延迟和吞吐时间）均为1个时钟周期。若某程序由100条指令组成，其中90%的指令都是顺序执行，其余10%的指令发生数据冒险，导致需要插入1个时钟周期的暂停（bubble）。请计算该程序的总执行时间（以时钟周期为单位）。2.假设一个直接映射的Cache，其容量为16KB，每行（Block）大小为128字节。主存容量为1MB，按字节编址。当CPU访问主存地址`HFFFE0H`时，请计算：①该主存块（Block）在Cache中的行号是多少？②如果该块已存在于Cache中（即发生Hit），其对应的Cache地址（标记+索引+有效位）是什么？③如果该块不在Cache中（即发生Miss），需要从主存读取到Cache，请给出其在Cache中的地址（标记+索引+有效位）。（注：地址`HFFFE0H`的高4位`HFF`为标记，中间7位`HFE0`为索引，低3位`H0`为有效位/块内地址）五、设计题（共25分）设计一个简单的单周期CPUdatapath，用于执行以下三条RISC指令：*`ADDR1,R2,R3`：将寄存器R2和R3的内容相加，结果存入R1。*`SUBR1,R2,R3`：将寄存器R2和R3的内容相减，结果存入R1。*`MULR1,R2,R3`：将寄存器R2和R3的内容相乘，结果存入R1。要求：1.绘制datapath的逻辑框图，标明所有主要寄存器（PC、IR、MAR、MDR、R0-R3、ALU输出等）、ALU、多路选择器（MUX）以及必要的控制信号。（注：可简化表示，如不画出所有控制信号线）2.简要说明ALU需要实现哪些功能，以及如何通过控制信号选择不同的功能。3.简述数据是如何在datapath中流动的，特别是对于`ADD`指令。试卷答案一、选择题1.D2.C3.C4.B5.B6.B7.C8.B9.B10.C二、填空题1.接口2.指导3.重叠4.控制存储器（或控制存储器）5.地址寄存器（AR）/程序计数器（PC）6.nT7.插入气泡（暂停）/转发（数据旁路）8.1，29.更复杂/耗时10.W*S三、简答题1.解析：硬布线控制器使用组合逻辑电路直接根据指令操作码和状态生成控制信号，速度快，但设计复杂，不易修改和扩展。微程序控制器使用微指令在控制存储器中存储控制序列，通过微地址产生下一微指令地址，设计相对灵活，易于修改和扩展，但速度相对较慢，且控制器本身需要额外的存储器。2.解析：数据通路是CPU内部传输数据的通道和部件集合。主要部件包括：寄存器组（如PC、IR、DR、通用寄存器、状态寄存器等）、ALU（算术逻辑单元）、数据总线、地址总线、多路选择器（MUX，用于选择数据源）、以及连接这些部件的控制器产生的控制信号线。数据通路负责在指令执行的不同阶段（取指、译码、执行、写回）之间传递指令、操作数和运算结果。3.解析：流水线冲突是指在流水线执行过程中，由于资源限制或数据依赖关系，导致指令无法按预期顺序或时间完成操作而发生的障碍。主要类型有：结构冲突（硬件资源不足，如只有一个内存端口）；数据冲突（数据冒险），又可分为：RAW（后一指令需要用前一指令的结果，Forwarding/bypassing可缓解）、WAR（后一指令的结果被前一指令使用）、WAW（后一指令的结果被同一指令的另一个操作数使用）；控制冲突（分支指令的预测错误导致后续指令送入流水线后被冲走）。4.解析：Cache的基本工作原理是利用速度更快、容量更小的高速缓存（Cache）存储近期频繁访问的主存数据副本。当CPU访问内存时，系统首先在Cache中查找所需数据（命中Hit）还是未找到（未命中Miss）。若命中，直接从Cache提供数据，速度极快；若未命中，则需要从较慢的主存中读取所需数据块，同时将该数据块调入Cache，并可能替换掉Cache中已有的某个块（替换算法）。这样，大部分近期访问的数据都存放在Cache中，从而大大提高了内存访问速度。四、分析题1.解析：*顺序执行的90%指令，每条指令需要4个时钟周期（IF+ID+EX+WB）。总耗时=90*4=360周期。*发生数据冒险的10%指令（10条），每条指令需要插入1个气泡，总耗时=4（正常执行）+1（暂停）=5周期。10条指令总耗时=10*5=50周期。*程序总执行时间=360+50=410个时钟周期。2.解析：*①主存地址`HFFFE0H`。Cache行大小为128字节，即`H0080H`。将地址右移7位（去掉块内地址和行号），得到`HFF80H`。再右移3位（去掉块内地址），得到`HFFH`。这是组号（索引），也是Cache地址中的索引部分。*②若发生Hit，标记是地址的高位部分，即`HFFH`。索引已知为`HFFH`。有效位（Validbit）通常为1。Cache地址为`标记|索引|有效位`=`HFFH|HFFH|1`=`HFFFH`。*③若发生Miss，需要将主存块调入Cache。Cache采用直接映射，主存块地址`HFFFE0H`的索引`HFFH`决定了它将放入Cache的第`HFFH`行。标记是去掉索引和块内地址的部分，即`HFF`。因此，在Cache中，该块地址为`标记|索引|有效位`=`HFFH|HFFH|0`（假设未命中时有效位为0）=`HFF0H`。（注：这里假设Cache行地址由标记+索引组成，有效位单独考虑，实际Cache行地址可能包含标记和索引的全部或部分，具体取决于设计，此答案按最常见方式解读）。五、设计题1.解析：绘制datapath框图需要包含以下核心元素：*寄存器：PC（程序计数器），IR（指令寄存器），MAR（主存地址寄存器），MDR（主存数据寄存器），R0-R3（通用寄存器），ALU输出暂存寄存器（可选，但有助于清晰）。*ALU：用于执行加法、减法、乘法运算。需要输入R2和R3的值，根据控制信号选择运算类型，输出结果。*多路选择器（MUX）：至少需要一个，用于在写回阶段选择ALU的输出或某个寄存器的输出（例如，分支指令时选择PC+4或分支目标地址）送往R1。可能还需要在MDR写入寄存器前选择数据源（来自内存还是ALU）。*数据流：PC指向内存地址，内存地址送MAR，内存操作（读/写）结果送MDR。MDR内容送MUX，MUX选择的数据送R1或ALU输入。R0-R3的内容送ALU或作为数据源。ALU结果送写回目的地（R1）。*控制信号：需要控制信号来选择哪个寄存器组的数据被读入ALU或写回寄存器，选择ALU执行哪种运算，控制内存读写操作，以及控制MUX的数据来源。控制信号通常由指令操作码和状态位（如标志位）产生。*框图应清晰展示各部件及其连接关系，并标注关键寄存器和可能的控制信号（如`MemRead`,`MemWrite`,`RegWrite`,`ALUOp`,`ALUSrc`,`RegDst`等，可根据具体设计简化或增减）。2.解析：该CPU需要实现至少三种运算：加法（+）、减法（-）、乘法（*）。ALU应能支持这些基本运算。*通过控制信号`ALUOp`来选择运算类型。例如，`ALUOp=00`可选加法，`ALUOp=01`可选减法，`ALUOp=10`可选乘法。*控制信号`ALUSrc`用于选择ALU的另一个输入是来自寄存器文件还是内存数据（MDR）。对于这三条指令，ALU的两个输入通常都来自寄存器文件（R2和R3），所以`ALUSrc`可设为固定值（如0），表示选择R2或R3作为第二输入。*控制信号`RegDst`用于选择写回操作的结果存入哪个寄存器。对于`ADD`和`SUB`，结果存入R1；对于`MUL`，结果也存入R1。`RegDst`需要根据指令操作码来设置。3.解析：以`ADDR1,R2,R3`为例，数据流如下：1.PC指向当前指令地址，送MAR，从主存读取指令到MDR，指令解码后送IR。2.根据IR中的操作码，产生控制信号。假设`RegDst=1`,`ALUSr