FPGA 开发工程师考试试卷及答案

FPGA开发工程师考试试卷及答案一、填空题（10题，每题1分）1.FPGA的英文全称是__________。2.主流FPGA厂商Xilinx现归属__________公司。3.常用硬件描述语言除Verilog外，还有__________。4.FPGA实现组合逻辑的核心单元是__________（LookupTable）。5.单bit跨时钟域信号常用__________（双D触发器）同步。6.FPGA配置方式中，JTAG属于__________配置。7.多bit跨时钟域传输常用的缓冲结构是__________。8.Verilog中，reg类型常用于描述__________逻辑。9.时序分析需保证信号的__________和保持时间满足要求。10.XilinxFPGA中，乘法器IP核的典型名称是__________。二、单项选择题（10题，每题2分）1.下列不是FPGA配置方式的是？A.JTAGB.ASC.FlashD.PS答案：C2.Verilog中组合逻辑常用变量类型是？A.wireB.regC.integerD.parameter答案：A3.实现50%占空比二分频的最优结构是？A.计数器取反B.双D触发器级联C.环形振荡器D.锁相环答案：B4.FPGA断电丢失配置数据，因核心是__________存储。A.FlashB.SRAMC.EEPROMD.ROM答案：B5.属于硬核IP核的是？A.XilinxDSP48B.自定义乘法器C.软核CPUD.通用IO答案：A6.Verilogalways块敏感列表不包含？A.输入端口B.时钟C.复位D.常量答案：D7.多bit跨时钟域常用编码是？A.二进制B.格雷码C.BCD码D.ASCII码答案：B8.FPGA设计最后一步是？A.综合B.布局布线C.下载配置D.功能验证答案：C9.属于时序逻辑的是？A.与门B.或门C.D触发器D.加法器答案：C10.Xilinx高速串行传输IP核是？A.PCIeB.UARTC.SPID.I2C答案：A三、多项选择题（10题，每题2分，多选/少选不得分）1.FPGA设计流程包括？A.需求分析B.RTL编码C.综合D.布局布线E.验证答案：ABCDE2.跨时钟域（CDC）解决方法有？A.同步器B.异步FIFOC.格雷码编码D.锁相环E.直接连线答案：ABC3.Verilog变量类型包括？A.wireB.regC.integerD.realE.parameter答案：ABCD4.FPGA配置方式有？A.JTAGB.ASC.PSD.FlashE.USB答案：ABC5.时序分析关键参数有？A.建立时间B.保持时间C.时钟周期D.布线延迟E.扇出答案：ABCDE6.IP核分类包括？A.硬核B.软核C.固核D.硬编码E.软编码答案：ABC7.FPGA高速运算单元是？A.LUTB.DSP48C.乘法器IPD.加法器E.寄存器答案：BC8.Verilogalways块类型包括？A.组合逻辑块B.时序逻辑块C.函数块D.任务块E.宏块答案：AB9.跨时钟域需注意？A.时钟频率差B.相位差C.数据宽度D.传输方向E.时钟抖动答案：ABCDE10.FPGA验证方法有？A.仿真B.板级验证C.逻辑分析仪D.示波器E.代码审查答案：ABCD四、判断题（10题，每题2分，√/×）1.FPGA断电后配置数据不丢失。（×）2.Verilog中wire是组合逻辑，reg是时序逻辑。（√）3.查找表（LUT）是组合逻辑核心单元。（√）4.异步FIFO可跨时钟域传输数据。（√）5.时序分析只需关注建立时间。（×）6.硬核IP核可自由修改配置。（×）7.时钟分频器可用计数器实现。（√）8.always块敏感列表需包含所有输入。（√）9.格雷码减少跨时钟域错误。（√）10.Xilinx和Intel是主流FPGA厂商。（√）五、简答题（4题，每题5分）1.简述FPGA设计基本流程。答案：①需求分析：明确功能、性能指标；②RTL编码：用Verilog/VHDL写寄存器传输级代码；③综合：转换为门级网表；④布局布线：映射到FPGA资源并布线；⑤功能验证：仿真验证逻辑正确性；⑥下载配置：比特流下载到FPGA，板级验证。2.什么是CDC问题？如何解决？答案：CDC指不同时钟域（频率/相位差）信号交互时，因时序不匹配导致亚稳态、数据丢失。解决：单bit用双D同步器；多bit用异步FIFO或格雷码编码；复杂场景用握手协议。3.Verilog中wire和reg的区别？答案：①wire：无存储，组合逻辑变量，值随输入变化；②reg：有存储，时序逻辑变量，值在always块中更新（需时钟/复位触发）；③wire用于连线，reg用于描述寄存器。4.什么是时序收敛？影响因素？答案：时序收敛指设计满足所有时序约束（建立/保持时间）。影响因素：时钟频率、布线延迟、扇出、资源布局、时钟skew（时钟到达差）。六、讨论题（2题，每题5分）1.如何选择IP核（硬核、软核、固核）？答案：①硬核：固定在FPGA内，性能高（如DSP48、PCIe），不可修改，适合固定功能；②软核：可修改RTL代码（如CPU、UART），灵活但需综合；③固核：预综合网表，可配置部分参数（如部分乘法器），平衡性能与灵活。2.高速接口（如PCIe）FPGA设计注意事项？答案：①时序约束：严格设置时钟约束（参考时钟、链路时钟）；②IP核：用厂商预验证硬核（如XilinxPCIe核）；③信号完整性：差分线阻抗匹配、布线长度控制；④电源：滤波去耦减少噪声；⑤