雨课堂学堂在线学堂云《时域测试技术综合实验（电子科技）》单元测试考核答案

第1题时域测试是指按照（）顺序记录事件发生过程的测试A电压大小B时间先后C频率大小D电压和电流第2题时域测试系统中，ADC起到了()作用A将模拟量数字化B滤波C放大D运算处理第3题与DSP处理器相比，FPGA也能实现数字滤波的功能，下列叙述正确的是A二者数字滤波截止频率不同B二者功耗不同CFPGA更好，DSP将被淘汰D二者运算结构不同，处理速度不同第4题下列属于时域测试类的仪器有A频谱分析仪B相位噪声分析仪C数字示波器D矢量网络分析仪第5题将1kHz方波信号输入到2kHz低通滤波器，输出得到波形是什么形状A方波B正弦波C直流波形D三角波第6题典型时域测试系统的组成包括A信号源B接收机C被测对象D单片机正确答案：ABC第7题衡量时域测试系统的主要性能技术指标有A输入带宽B采样率C调制深度D存储深度正确答案：ABD第8题数字示波器中信号调理通道的作用有A对信号放大B偏置调节C阻抗变换D对信号衰减正确答案：ABCD第9题数字示波器的垂直灵敏度档位的作用A提高数字示波器的采样率B弥补ADC动态范围不足C便于观察不同幅度的信号D提高ADC的分辨率正确答案：CD第10题DDS信号源的组成包括A相位累加器B数模转换器C数据查找表D低通滤波器正确答案：ABCD第1题开发ADI的DSP，最终生成的可烧写文件名后缀是A*.binB*.ldrC*.exeD*.dxe第2题与常规的单片机相比，DSP处理器在()方面具有明显优势A数字信号运算处理B硬件接口扩展C程序开发D内部存储空间第3题某电压信号数据采集系统中ADC采样率500MSPS，并且需要进行FFT运算，该采集系统后续处理架构采用()较为适合AFPGA+MCU架构BFPGA+DSP架构CMCU+ARM架构DARM+DSP架构第4题DSP开发过程中的仿真器起到()作用A解锁开发板B程序开发版权许可C连接PC机与目标板D编译程序第5题为了实现对已采集波形数据的FFT运算，为了提供处理速度，最好采用AARMBDSPC运算放大器DMCU第6题在VisualDSP++环境下进行DSP开发，能够实现A程序单步执行B编译并下载C观察变量数值D生成DXE文件正确答案：ABCD第7题嵌入式系统开发过程中，在开发环境下，采用单步调试（DEBUG）的好处有A检查程序代码逻辑是否正确B单步执行，便于进行软硬联调C便于故障定位D减小程序占用空间正确答案：ABC第8题DSP开发流程包括A设计源代码B产生可烧写文件下载并固化C编译工程文件连接目标板D软件模拟与硬件在线调试正确答案：ABCD第9题在FPGA+DSP的架构中，可以实现FPGA与DSP数据交换的方法有A地址译码方式B串口通信方式CSPI接口方式DDMA方式正确答案：ABC第10题以下处理单元能够实现数字滤波运算功能的有ADSP处理器BFPGAC对数放大器D低噪声放大器正确答案：AB第三讲作业题第1题为了减小对被测电路的影响，数字示波器模拟通道输入阻抗应该是A低通滤波器输入B高阻输入C高通滤波器输入D低阻输入第2题为了实现将大信号进行衰减，可以采用()来实现ARC衰减网络B除法器C加长测试导线D反相放大器第3题某示波器具有50欧姆低阻输入设置，其目的是()A增大输入电流B匹配高频信号源及同轴线C减小对输入电路的影响D减小噪声第4题通常高性能ADC的驱动电路采用()来实现A可变增益放大器B差分运算放大器C跨阻放大器D同相比例放大器第5题某示波器模拟输入带宽100MHz，则对应上升时间应该为A35nsB7nsC3.5nsD5ns第6题数字示波器中波形移位调节功能可以通过()来实现A加减法运算放大器B对数运算放大器C低通滤波器电路D反相积分器第7题数字示波器中ADC的满量程输入范围为1Vpp，并基本对应满屏幕10格波形显示，若此时示波器处于50mV/div，则模拟通道增益大概为A5倍B6dBC1倍D3dB第8题以下哪种方案能够实现可变增益放大功能A直接采用压控增益放大器B宽带衰减器+固定增益放大器C运算放大器+滤波器D场效应管+运算放大器正确答案：AB第9题通常，某些高性能示波器的输入阻抗有()可选A1MΩB20MΩC50ΩD100kΩ正确答案：AC第10题数字示波器中，模拟通道的作用有A调节信号幅度，满足高速ADC输入范围要求B偏移调节，实现对信号的最佳观察C产生同步信号(触发脉冲)D输入耦合控制、带宽限制、噪声抑制等正确答案：ABCD第11题数字示波器模拟通道的组成通常包括A无源衰减网络B阻抗变换电路C可变增益及滤波电路DADC驱动电路正确答案：ABCD第12题通常数字示波器模拟通道的状态控制需要多个IO进行控制，最好采用（）ASPI接口，减少连接线数量BFPGA的IO直接控制C串行接口进行控制DDSP的并行扩展IO进行控制正确答案：AC第四讲作业题第1题同步通信和异步通信的区别是A电平标准不一样B有无时钟信号C电压幅度不一样D有无差分接口第2题地址译码电路目的是实现A处理器访问外部数据就像访问地址单元一样B把处理器地址重新编码C减小地址总线数量D把地址变为数据第3题地址译码电路中，地址线有5条，能够连续方位的外部端口最多多少个A5个B32个C25个D16个第4题在地址译码电路工作过程中，档处理器对FPGA进行读操作时，处理器的写控制信号状态是A一致保持低电平B一直保持高电平C有2~3个时钟周期的低电平D随机状态第5题通过地址译码电路实现DSP对FPGA中的FIFO数据读取功能，其中完成一次读操作需要5个时钟周期，位宽16bit，时钟频率133Mhz，则能够实现的最高数据带宽是A53.2MB/sB133MB/sC66.5MB/sD266MB/s第6题外部各种传感器得到的数据可以通过()等途径，将数据传给处理器ASPI接口BADC采样及地址译码并行接口CI2C串行接口的ADCD运算放大器正确答案：ABC第7题通常嵌入式系统采用的三总线结构，三总线是指A地址总线B通信总线C数据总线D控制总线正确答案：ACD第8题地址译码实验过程中，实现了FPGA和DSP之间的数据交换，在FPGA中进行设计过程包括了A设计数据总线读和写的双向功能模块B对片选及读写控制总线的状态监测模块C对地址的编码模块DFPGA内部寄存器映射为处理器地址的模块正确答案：ABCD第9题设计地址译码电路模块实现DSP与FPGA数据通信，该模块需要的接口包括A地址线B扩展地址片片选信号C读使能信号D写使能信号正确答案：ABCD第10题地址译码电路与UART实现的数据通信相比，优点在于A数据通信速度快B端口直接访问，灵活C不需要时钟信号D数据线少正确答案：AB第五讲作业题第1题DDS信号产生技术是指A直接数字频率合成B直接波形产生C数字调制同步技术D模拟合成技术第2题基于DDS产生信号，其中的相位累位宽N为16，则其对应的波形采样点数是（）？A256B4096C65536D1024第3题FPGA中的DCM是指（）？A数字相位调节器B数字时钟管理器C数字时钟计数器D数字延迟器第4题间接频率合成PLL的组成部分不包括（）？A鉴相器B数据查找表C环路滤波器D压控振荡器第5题基于DDS原理产生信号，其中采样时钟频率50MHz，相位累加器位宽N=24bit，期望产生的信号频率为5MHz，则相位控制字应该是（）？A1677722B3355443C335544D33554第6题按频率范围进行划分，信号源可分为A低频信号发生器B射频信号发生器C微波信号发生器D毫米波信号发生器正确答案：ABCD第7题DDS信号产生的组成包括哪些？A相位累加器B数据查找表C数模转换器D低通滤波器正确答案：ACCD第8题DDS原理产生信号，其中影响信号频率的因素包括哪些？A频率控制字B采样时钟频率C相位累加器位宽DDAC的电压输出范围正确答案：ABC第9题基于FPGA+DAC硬件架构设计任意波形发生器，其中能够在FPGA中实现的功能包括（）？A相位累加器B数据查找表C数模转换器D低通滤波器正确答案：AB第10题频率合成技术包括（）？A直接频率合成B间接频率合成C直接数字合成DLC谐振正确答案：ABC第六讲作业题第1题对于高速数据采集系统中的ADC描述错误的是A通常采样时钟频率高，常采用差分输入方式B模拟输入端口常采用差分输入接口C为了提高数据传输效率，输出数据通常采用DDR传输方式D采用LVTTL电平传输Gbps速率的数据第2题搭建高速ADC采集系统，组成部分不是必须的A晶振及采样时钟模块BFIFO存储模块CADC器件DDAC器件第3题某ADC实时采样率1GSa/s，该ADC能够采样的信号频率范围是ADC~500MHzB10MHz~600MHzCDC~900MHzD500MHz~1.1GHz第4题当FPGA中实现的FIFO数据存满时，下列叙述正确的是AFULLEmpty为高电平B可以再写入新的数据CFULLFull为高电平DFULLFull为低电平第5题ADC采用格雷码输出的有点在于A降低码间串扰，降低误码率B传输数据量少C信号摆幅低D编码简单第6题作为数据缓冲模块，FIFO的输入和输出端口包括有A输入数据端口B输出数据端口C读写控制及复位端口D地址端口正确答案：ABC第7题与RAM相比，FIFO作为数据缓冲器的特点A无需地址总线B先写入的数据先读出C无需数据端口D无需读写控制信号正确答案：AB第8题FPGA中的DCM的主要功能有A将输入时钟倍频B将输入时钟分频C产生多路相关输出时钟D产生LVPECL电平的差分时钟正确答案：ABC第9题影响ADC采样有效位数的因素有A采样时钟抖动BADC驱动器的谐波特性C输入信号的频率D输入信号的信噪比正确答案：ABCD第10题同步FIFO与异步FIFO的区别A有无数据同步时钟B同步FIFO的速度较快C读写时钟是否相同D异步FIFO的速度较快正确答案：BC第七讲作业第1题对于高速数据采集系统中的ADC描述错误的是A通常采样时钟频率高，常采用差分输入方式B模拟输入端口常采用差分输入接口C为了提高数据传输效率，输出数据通常采用DDR传输方式D采用LVTTL电平传输Gbps速率的数据第2题在高速ADC采集系统，处理单元往往不能及时响应来自ADC的高速数据，因此需要（）A构造FIFO对数据信号缓冲B用硬盘进行存储C丢弃一些数据D对数据进行抽点处理第3题当FIFO中的数据读空之后，此时再去对FIFO进行读操作，得到的数据往往是（）A0B不确定C读空之前最后输出的数据D0x55aa第4题当FPGA中实现的FIFO数据存满时，下列叙述正确的是AFULLEmpty为高电平B可以再写入新的数据CFULLFull为高电平DFULLFull为低电平第5题ADC采用格雷码输出的有点在于A降低码间串扰，降低误码率B传输数据量少C信号摆幅低D编码简单第6题作为数据缓冲模块，FIFO的输入和输出端口包括有A输入数据端口B输出数据端口C读写控制及复位端口D地址端口正确答案：ABC第7题与RAM相比，FIFO作为数据缓冲器的特点A无需地址总线B先写入的数据先读出C无需数据端口D无需读写控制信号正确答案：AB第8题通常高速ADC的输入输出功能端口包括（）A模拟信号输入端口B采样时钟输入端口C数据输出端口D输出数据同步时钟端口正确答案：ABCD第9题影响ADC采样有效位数的因素有A采样时钟抖动BADC驱动器的谐波特性C输入信号的频率D输入信号的信噪比正确答案：ABCD第10题高速数据采集系统中FIFO的作用是（）A缓冲来自高速ADC的数据B解决ADC的数据可靠传输到处理器的问题C实现数字信号处理D实现信号的产生正确答案：AB第八讲作业题第1题信噪比SNR是指（）A信号相位与噪声相位之比B信号电压与噪声电压之比C信号频率与噪声频率之比D信号和噪声的功率之比第2题关于信纳比SINAD与信噪比描述正确的是（）A二者是一回事B信纳比总体上反映了系统噪声和谐波失真C信噪比能够反映系统谐波失真D信噪比不能体现系统噪声问题第3题进行总谐波失真分析时，通常取信号的前（）次谐波。A2B3C4D5第4题对于高速数据采集系统的ENOB进行分析，需要首先计算得到（）A信纳比SINADBDNLCINLD信噪比SNR第5题理想的ADC量化误差应该是（）A±1LSBB±0.5LSBC±0.8LSBD±2LSB第6题ADC的性能测试系统组成通常需要（）A纯度较高的正弦信号源B时钟信号产生单元C数据接收单元D高性能DAC正确答案：ABC第7题关于JESD204B高速串行结构描述正确的是（）A传输效率高B传输数据线少C无需数据线D可以用单端信号传输正确答案：AB第8题通常描述ADC性能的静态指标包括（）A微分非线性DNLB积分非线性INLC量化误差D偏置误差正确答案：ABCD第9题影响ADC有效位数测试的因素有A采样时钟抖动BADC驱动器的谐波特性C输入信号的频率D输入信号的信噪比正确答案：ABCD第10题通常描述ADC性能的动态指标包括（）A信噪比SNRB信纳比SINADC总谐波失真THDD无杂散动态范围SFDR正确答案：ABCD第九讲作业题第1题示波器中触发的目的是（）A稳定显示波形B提高采样率C放大波形D提高测量精度第2题触发电路中常常会用到迟滞比较器，目的是()A增强抗干扰能力，防止误触发B减缓触发速度C增加触发灵敏度D减小触发脉冲上升时间第3题触发电路中的高速比较器的作用是()A将输入的模拟信号比较整形成数字同步脉冲信号B缓冲驱动C比较信号的大小D延迟信号时间第4题某调幅波，正弦调制，调制波周期为500us，载波频率50MHz，比较电平可调节，边沿触发，通过触发释抑来稳定显示波形，则可能合理的触发释义时间为()A1us~501us之间B200us~400us之间C100us~600us之间D200us~700us之间第5题某信号正脉宽100us，负脉宽300us，如果用脉冲触发，那种方式能稳定显示波形()A正脉冲触发，脉宽大于200usB负脉冲触发，脉宽大于300usC正脉冲触发，脉宽小于200usD负脉冲触发，脉宽大于400us第6题示波器常见的触发类型有（）A边沿触发B脉宽触发C斜率触发D任意触发正确答案：ABC第7题某数字脉冲序列中有多种脉宽信号，直接用边沿触发无法稳定显示波形，可以尝试用()来稳定显示波形A脉宽触发B调节触发释抑时间C调整时基档位D调整比较电平正确答案：AB第8题FPGA中的触发模块通过控制FIFO的读写过程实现稳定显示波形的目的，其实现过程包括()A开启FIFO写，只写不读B预触发满后，触发信号未到，边读边写C触发信号到来后，只写不读DFIFO满后，读取FIFO中的波形数据正确答案：ABC第9题在数字示波器中，对于观察偶发性，间歇性的信号，可以采用()方式观察A单次触发模式B自动触发模式C正常触发模式D脉宽触发方式正确答案：AC第10题通过在FPGA中对ADC输出的波形数据进行数字触发的设计，影响触发水平分辨率的因素有()AADC的实时采样率BADC数据同步时钟C输出波形的形状D数字比较的迟滞电压正确答案：ABD第十讲作业题第1题对于二进制波形数据，实现幅度类参数的测量首先应获取（）A最大值和最小值B顶端值和底端值C平均值D有效值第2题关于上升时间的描述不正确的是()A从波形底部到波形顶部经历的全部时间B上升时间越短，代表系统的输入带宽越宽C针对的是脉冲信号D从波形幅度的10%上升到90%经历的时间第3题关于数字示波器的光标功能，说法错误的是()A标记时间和电压值B能够直接读取光标之间的数值C参数测量也可以有自动光标标识D光标测量误差大第4题关于脉冲波形的正脉宽参数，下列叙述正确的是()A从脉冲上升沿的10%到下降沿的10%经历的时间B从脉冲上升沿的50%到下降沿的50%经历的时间C从脉冲上升沿的90%到下降沿的90%经历的时间D从脉冲上升沿的10%到下降沿的90%经历的时间第5题为了更为全面的掌握某个参数的测量情况，可以()A开启参数测量的统计值B采用高分辨率采样C打开采用平均值采样D采用峰值采样第6题提高波形参数测量精度的措施A提高采样率能够提高水平测量精度B采用高分辨率ADC能够提高C多次平均，能够降低随机噪声，提高波形测量精度D提高模拟通道放大倍数正确答案：ABC第7题数字示波器中插值实现的方法有A正弦插值B线性插值C虚拟插值D随机插值正确答案：AB第8题波形插值有哪些好处A提高水平参数测量精度B提高幅度参数测量精度C减小随机测量误差D减小波形失真正确答案：ABCD第9题时域波形参数自动测量的意义在于A提高测量效率B减小认为读数误差C便于实现自动校准D便于实现自动测试系统正确答案：ABCD第10题关于峰值采样和平均值采样描述正确的是A峰值采样时指单位时间内提取样本的最大值和最小值存储下来B平均值采样时指将前后多次采样的波形进行叠加求平均C峰值采样具有抗混叠的作用D平均值采样处理速度快正确答案：ABC第十一讲作业题第1题数字示波器中波形显示方式通常有（）两种方式A矢量显示和点显示B点显示和灰度显示C蓝色和红色显示D彩色显示和黑白显示第2题某点阵式液晶屏分辨率为640*480，数据位宽16bit，对应显示存储区为A614400字节B256000字节C512000字节D482000字节第3题数字示波器波形显示的颜色是()决定的AADC分辨率B存储器地址编码C波形显示区对应存储器中存储的二进制编码D液晶屏刷新速率第4题通常液晶屏的刷新速率是()A150HzB60~85HzC200HzD24Hz第5题数字示波器波形更新速率主要与()有关A液晶屏刷新速率BADC采样率C液晶屏的数据同步时钟D波形数据处理能力第6题通常液晶屏的数据驱动接口包括（）A数据线B场频信号C时钟信号D行频信号正确答案：ABCD第十二讲作业题第1题电子计数器测频法，其原理是（）A一定的闸门时间内记录被测信号脉冲的个数B测量被测信号脉冲的脉冲宽度C测量被测信号脉冲的周期D测量被测信号脉冲的多个周期，并取平均值第2题关于周期测频法的原理描述错误的是()A被测信号的周期内对标准时钟计数B适合测量相对低频的信号C单位时间内对被测信号进行计数D可以是对被测信号的多个周期内对标准时钟计数，从而提高测量精度第3题等精度测频法能够排除()A系统参考时钟的误差B误触发带来的误差C读数随机误差D±1计数误差第4题在FPGA中设计测频计数器，其中计数器位宽由()决定A闸门时间决定B闸门时间和被测信号最高频率C系统时钟决定D被测信号最低频率第5题如果被测信号频率范围太高，比如1GHz~10GHz，此时应该()A