集成电路课程设计74H138芯片设计

课程设计课程名称 集成电路课程设计题目名称 38 线译码器的74HC138 芯片的设计学生姓名 馥语甄心2016 年 7 月 4 日I目录1.目的与任务 .12.设计题目 .12.1 器件名称 .12.2 要求的电路性能指标： .12.3 采用的工艺及设计规则 .13. 设计方法及分析 .13.1 74HC138 芯片简介 .13.2 工艺和规则及模型文件的选择 .33.3 电路设计 .43.3.1 输出级电路设计 .43.3.2 内部基本反相器中的各 MOS 尺寸的计算 .63.3.3 四输入与非门 MOS 尺寸的计算 .83.3.4 三输入与非门 MOS 尺寸的计算 .83.3.5 输入级设计 .93.3.6 缓冲级设计 .113.3.7 输入保护电路设计 .123.3.8 器件参数汇总 .133.4 功耗与延迟估算 .143.4.1 模型简化 .143.4.2 功耗估算 .153.4.3 延迟估算 .163.5 电路模拟 .183.5.1 直流分析 .183.5.2 瞬态分析 .193.5.3 功耗分析 .213.6 总电路原理图绘制与仿真 .233.6.1 总电路原理图的绘制 .233.6.2 电路原理图逻辑功能的仿真 .243.7 版图设计 .253.7.1 输入级的版图设计 .253.7.2 内部反相器的版图设计 .273.7.3 输入缓冲级和输出缓冲级的版图设计 .283.7.4 三输入与非门的版图设计 .313.7.5 四输入与非门的版图设计 .323.7.6 输出级的版图设计 .343.8 总版图绘制与逻辑功能仿真 .363.8.1 总版图绘制 .363.8.2 DRC 检查 .373.8.3 电路网表匹配（LVS）检查 .373.8.4 总版图逻辑功能仿真（后模拟） .383.8.5 加焊盘和输入保护电路 .383.8.6 版图数据的提交 .394.中遇到的问题和解决方法 .395.课设体会与心得 .406.参考文献 .4011.目的与任务本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计的基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片的系统设计电路设计及模拟版图设计版图验证等正向设计方法。2.设计题目2.1 器件名称38线译码器的74HC1382.2 要求的电路性能指标：（1） 可驱动 10 个 LSTTL 电路（相当于 15pF 电容负载） ；（2） 输出高电平时，|IOH|20A，VOH，min=4.4V；（3） 输出低电平时，|IOL|4mA，VOL，max=0.4V；（4） 输出级充放电时间 tr=tf ，tpd25ns；（5） 工作电源 5V，常温工作，工作频率 fwork=30MHz，总功耗 Pmax150mW。2.3 采用的工艺及设计规则MOSIS:mhp_n083. 设计方法及分析3.1 74HC138 芯片简介74HC138 是一款高速 CMOS 器件，74HC138 引脚兼容低功耗肖特基 TTL（LSTTL）系列。74HC138 译码器可接受 3 位二进制加权地址输入（A0, A1 和 A2） ，并当使能时，提供 8 个互斥的低有效输出（Y0 至 Y7） 。74HC138 特有 3 个使能输入端：两个低有效（E1 和 E2）和一个高有效（E3） 。除非 E1 和 E2 置低且 E3 置高，否则 74HC138 将保持所有输出为高。利用这种复合使能特性，仅需 4 片 74HC138 芯片和 1 个反相器，即可轻松实现并行扩展，组合成为一个 1-32（5 线到 32 线）译码器。它的管脚图如图 3-1 所示，其逻辑真值表如图 1 所示。2图 174HC138 逻辑表达式：有 Y0=(A2A1A0) Y1=(A2A1A0) Y2=(A2A1A0)Y3=(A2A1A0) Y4=(A2A1A0) Y5=(A2A1A0)Y6= (A2A1A0) Y7=(A2A1A0)74HC138 的逻辑图如图所示：其中 CBA= A2A1A0，G1=E3，G2A=E2,G2B=E133.2 工艺和规则及模型文件的选择根据设计要求，选取 MOSIS:mhp_n08 作为工艺及设计规则，从 mhp_n08.xst 文件可知：Technology: 0.8u (Lambda = 0.5um) / N-well (SCN3M) Tight Metal，所以本设计采用的参数如下：=0.5um,L=0.8um根据所选择的工艺，本设计选取的 CMOS 流程元件模型文件 ml2_typ.md，使用其参数进行相关计算。ml2_typ.md 模型文件的参数如下所示：43.3 电路设计3.3.1 输出级电路设计根据要求，输出级等效电路如图 3-3 所示，输入 Vi 为前一级的输出，可认为是理想的输出，即 ViLVss=0V，ViH=VDD=5V5(1) 输出级 N 管（W/L）N 的计算当输入为高电平时，输出为低电平，N 管导通，后级 TTL 有较大的灌电流输入，要求|IOL|4mA，VOL，max=0.4V，依据 MOS 管的理想电流统一方程式：所以有 4103=0.570048.8510140.1104 (51)2(510.4)2所以 =106.19106（2）输出级 P 管（W/L）P 的计算当输入为低电平时，输出为高电平，P 管导通。同时要求N 管和P 管的充放电时间tr=tf，分别求出这两个条件下的（W/L）P，min 极限值，然后取大者。以|IOH|20A，VOH，min=4.4V 为条件计算（W/L）P，min 极限值：依据 MOS 管的理想电流统一方程式：所以有 20106=0.570048.8510140.1104 （ 51） 2(4.41)2所以有=0.360.4 N 管和 P 管的充放电时间 tr 和 tf 表达式分别为：6以 tr=tf 为条件计算（W/L）P，min 极限值。2(10.15)(51)2 + 151ln（ 195205 ） =2(10.15)(51)2 + 151ln（ 195205 ）所以=106比较和中（W/L）P，min 值，取大值者作为输出级的（W/L）P 值。所以采用方法 2 算出来的=106考虑到版图设计方便和合理性，所以取 Wn=210，Ln=2；Wp=210，Lp=23.3.2 内部基本反相器中的各 MOS 尺寸的计算内部基本反相器如图 4 所示，它的 N 管和 P 管尺寸依据充放电时间 tr和 tf 方程来求。关键点是先求出式中 CL（即负载） 。它的负载由以下三部分电容组成：本级漏极的 PN 结电容 CPN；下级的栅电容 Cg；连线杂散电容 CS。 本级漏极 PN 结电容 CPN 计算CPNCj（Wb）+Cjsw(2W+2b)其中 Cj 是每 um2 的结电容，Cjsw 是每 um 的周界电容，b 为有源区宽度，从设计规则中可以获得。如若最小孔为 22，孔与多晶硅栅的最小间距为 2，孔与有源区边界的最小间距为 2，则取 b6。Cj 和 Cjsw 可用相关公式计算，或从模型库选取，或用经验数据。7总的漏极 PN 结电容应是 N 管 和 P 管的总和，即：所以 =（ 21043106+2109） +（ 21043106+2109） +231062109=2.6109+2.6109+1.21014 栅电容 Cg 计算=1060.8106=8.48105=所以 =（ 8.481052） 0.81068.85101440.1104 104=4.801014此处 WN 和 WP 为与本级漏极相连的下一级 N 管 和 P 管的栅极尺寸，近似取输出级的 WN