周边电路设计0719

目录目录 第四章第四章 周边电路区设计周边电路区设计.2 1.1 GOA 设计 2 1.1.1 GOA 驱动原理简介 .2 1.1.2 GOA 框架结构和驱动时序详解2 1.1.3 GOA 框架结构和驱动时序详解5 1.1.4 GOA 设计流程 .7 1.2 Seal area 设计.9 1.2.1 扫描线和数据线布线（Fan out）.9 1.2.2 PLG 走线.9 1.2.3 ESD 设计.9 1.2.4 Test keys.10 1.3 PAD 设计.10 1.3.1 Cell Test Pad 设计基准 .10 1.3.2 FPC Pad 设计基准10 1.3.3 COG Pad 设计基准11 1.3.4 Via and ITO 设计基准 11 Panel 设计所 培训教材 2 第一章 周边电路区设计 1.1GOA 设计设计 1.1.1GOA 驱动原理简介 (1). GOA(gate on array) technology：利用薄膜晶体管工艺将栅极驱动电路集成 在 Array glass 上的技术。 (2). GOA 的优势： a)成本降低: 省掉了 Gate IC，主要适用大尺寸； b)Module 工艺产量&良率提升: 无 Gate IC bonding； c)实现窄边框: Mobile 高分辨率产品适用。 (3). 关键技术：shift register 1.1.2GOA 框架结构和驱动时序详解： GOA 电路的功能是在一帧时间内，顺序对各行 gate 线输出高电平方波，将 这些 gate 线对应的像素 TFT 逐行开启，以便 data 线对像素区内所有子像素完成 一次充电刷新。 图 1-1 GOA 电路框架图及时序图 一般的 GOA 设计，在栅极线的两端均会排布 GOA 电路，以便 Panel 可以有 对称的宽度，方便设计和工艺流程，也更满足终端产品对 FPD 产品的要求。 Panel 设计所 培训教材 3 对小尺寸 FPD 产品，由于栅极线的负载较小，一般可采用 GOA 交叉驱动， 即一边 GOA 驱动奇数行栅极线，另一边 GOA 驱动偶数行栅极线，左右互不干扰， 在时间上交错，达到顺序开启栅极线的效果，称为单边驱动，这样可以节省边框 宽度和功耗。 对中大尺寸 FPD 产品，由于栅极线的负载较大，为了正常开启栅极线， GOA 多采用双边驱动，即对于一行栅极线，左右两边均会有一个 GOA 单元对其 进行充电，在此种情况下，左右 GOA 电路设计完全对称，称为双边驱动。 如图 1-1 是一个 GOA 框架图和时序图（仅画出了左半部，假设本例为双边 驱动）,下面以本 GOA 电路为例子，说明 GOA 的工作时序原理。 (1) GOA 电路的输入信号： a) 时钟信号：一组或多组，每组包含互补的 CLK 和 CLKB 信号，每组时钟 信号对应一组 GOA 单元，本例中有 2 组 GOA 信号，CLK1&CLK3 互补，对应奇 数组 GOA 单元，CLK2&CLK4 互补,对应偶数组 GOA 单元，如右边时序图所示。 b) 恒压信号：高电平 VGH，低电平 VGL，一般需要一个 VGH，一个 VGL，根据 GOA 单元内电路结构的不同，也可能不需要或者需要多个 VGH 或 VGL 信号（由于每个 GOA 单元所需的恒压信号类型和连接方式都是相同的，所 以图中未画出） 。 c) 开启信号：每组 GOA 单元的第一个 GOA 单元所需的输入信号 STV，根 据 GOA 电路结构的不同，需要一个或多个 STV 信号，本例中 2 组 GOA 单元， 只需要一组 STV 信号。 (2) GOA 电路的输出信号： 顺序对各栅极线输出方波脉冲（移位寄存器功能） ，如图 1-x 中的 G1G6 等。 (3) GOA 单元(GOA unit 1 6 等)介绍： a) GOA 单元的开启条件： 一个 GOA 单元所连接的 CLK 信号，会周期性的出现高电平方波，在 CLK 出现高电平方波时，在满足以下两个条件时，该 GOA 单元会输出高电平方波， 开启栅极线所连接的像素 TFT： i. 在该高电平方波前，该行 GOA 收到了 INPUT 信号输入的开启信号，对 每组 GOA 的第一个 GOA 单元（本例中的 GOA unit 1 & 2） ，INPUT 信号为控制 单元提供的 STV 信号，对其余 GOA 单元，INPUT 信号由本组 GOA 内上一个 GOA 单元的 output 提供，如图中所示的“Input to next” 。 ii. 在该高电平方波前，该行 GOA 未收到 RESET 信号输入的关闭信号，对 每组 GOA 的最后一个 GOA 单元（本例中未画出） ，RESET 信号由本组 GOA 内 Panel 设计所 培训教材 4 下一个 GOA 单元的 output 提供，如图中所示的“Reset to previous” ，特别地，对 每组 GOA 的最后一个 GOA 单元，由于已经是最后一个 GOA 单元，所以需要增 加额外的电路设计，来对其提供 RESET 信号。 b) 每个 GOA 单元的输出： i. 如满足以上 2 个条件，则该 GOA 输出高电平方波，开启其连接栅极线上 方的像素 TFT。 ii. 其输出还将作为 RESET 信号连接至本组 GOA 内上一个 GOA 单元，用 于关闭上一个 GOA 单元的输出（第一个 GOA 单元无需输出 RESET 信号） 。 iii.其输出还将作为 INPUT 信号连接至本组 GOA 内下一个 GOA 单元，用于本 行 GOA 对应开启时间结束后，开启下一个 GOA 单元（最后一个 GOA 单元无需 输出 INPUT 信号） 。 (4) 时序说明： a) 结合以上对各单元和信号的解释，说明 GOA 的整体工作时序： 一帧开始后，控制单元对 GOA 电路输入所需的 STV 信号和 CLK 信号，各 组 GOA 的第一 GOA 单元接收到 STV 信号，在各自对应的 CLK 高电平时，输出 高电平方波，如时序图的 G1&G2，该输出不仅用于其对应栅极线的开启，也作 为 INPUT 信号作用于下一个 GOA 单元。 从各组 GOA 的第二个 GOA 单元开始，后续 GOA 单元接收到其前一个 GOA 单元提供的 INPUT 信号，在各自对应的 CLK 高电平时，输出高电平方波，该输 出不仅用于其对应栅极线的开启，也作为 INPUT 信号作用于下一个 GOA 单元， 还作为 RESET 信号作用于上一个 GOA 单元。如此直至最后一个 GOA 输出结束 为止（如上所述，最后一个 GOA 无需输出 INPUT） 。 每个 GOA 单元会在本行开始输出时，关闭同组内上一行 GOA 的输出，其下 一行 GOA，也将在本行输出结束之后开始输出并关闭本行输出，如此，各组 GOA 即可实现顺序输出，实现了 shift register 的功能。如时序图中 G1-G3-G5 顺 序无交叠的输出，G2-G4-G6 顺序无交叠的输出。 b) 使用多组 GOA 单元的方法： 由时序图可看出，第二组 CLK(CLK2&CLK4)，相对于第一组 CLK(CLK1&CLK3)延后半个方波宽度，由此导致其输出也相对延后半个宽度， 由此出现了各组 output 之间的交叠，为了保证正常的像素充电，具体方法是： i. 设置 STV 时间和 CLK 方波宽度为实际每行栅极线开启时间的 2 倍（图 中 H 表示每行栅极线分配的实际开启时间） 。 ii. 每次只在栅极线开启的后一半时间进行像素充电，如图中各输出波形上 灰色方框所占据区域。 c) 使用多组 GOA 单元的原因： Panel 设计所 培训教材 5 i. 降低功耗 ii. 提高驱动能力 不利影响是会增加边框宽度和引入信号线数目，设计时需权衡。 (5) 单边驱动的 GOA 图 1-2 单边驱动的 GOA 电路框架图及时序图 图 1-2 为 4CLK 的单边驱动 GOA 的框架图和时序图，与双边前述双边驱动 4CLK 原理相似，读者可自行分析。 1.1.3GOA 单元电路结构详解： 上一节详细说明了 GOA 整体电路的框架图和工作时序，下面介绍具体 GOA 单元内的电路组成，说明其如何实现上一节所介绍的时序功能。 (1) 4T1C 结构 GOA 介绍 Panel 设计所 培训教材 6 图 1-3 4T1C GOA 电路及时序图 4T1C 是最基本的 a-Si GOA 单元电路，由于存在噪声严重等问题，现在已经 不采用，下面结合图 1-3 电路及时序图说明 4T1C GOA 单元电路工作原理。 Step ：没有 Input 信号输入 GOA 单元，虽然 CLK 电压会出现高电平，但 是由于 PU 点保持低电压，TFT T1 处于关闭状态，GOA 无输出。 Step ：Input 信号（一般 GOA 单元的 Input 为 OutputN-1，第一行 GOA 单元的 Input 为 STV）通过 T4 输入，使 PU 点变为高电平，M3 开启，但此时 CLK 处于低电平，所以 GOA 仍然无输出。 Step ：CLK 变为高电平，由于 PU 点已经为高电平，所以 T1 开启，且 Output 会输出高电平，由于电容 C1，以及 T1 自身的寄生电容的存在，随着 Output 电位的抬高，PU 点电位会进一步抬高，从而 T1 开启更大，进一步提高 T1 充电能力，保证像素充电。 Step ：CLK 变为低电平，RESET 变为高电平，PD 点抬高，从而 T2 与 T3 开启，PU 点和 Output 被 VGL 拉低为低电平，输出关闭。 Step ：回到 step状态，一直保持无输出，直到下一帧扫描。 (2) 12T1C 结构 GOA 介绍 12T1C GOA 电路结构为 BOE 申请专利的 GOA 电路结构，目前项目中常用 的 GOA 电路均采用这种结构，或者由这种结构演化而来，下面结合图 1-1-4-4 详 细介绍该电路的工作原理。 Step ：没有 Input 信号输入 GOA 单元，虽然 CLK 电压会出现高电平，但 是由于 PU 点保持低电压，TFT M1 处于关闭状态，GOA 无输出。 Step ：Input 信号（一般 GOA 单元的 Input 为 OutputN-1，第一行 GOA 单元 的 Input 为 STV）通过 M1 输入，使 PU 点变为高电平,M3 开启，但此时 CLK 处 于低电平，所以 GOA 仍然无输出。 Step ：CLK 变为高电平，由于 PU 点已经为高电平，所以 M3 开启，且 Output 会输出高电平，由于电容 C1，以及 M3 自身的寄生电容的存在，随着 Output 电位的抬高，PU 点电位会进一步抬高，从而 M3 开启更大，进一步提高 M3 充电能力，保证像素充电。PU 点为高电平时，M6，M8 开启，所以 PD 点被 保持低电平。 Step ：CLK 变为低电平，RESET 变为高电平，M2，M4 开启，PU 点和 Output 被拉低，输出关闭，PU 拉低后，M6，M8 关闭，PD 点被 CLKB 通过 M5，M9 充电为高电平。 Step ：回到 step状态，一直保持无输出，直到下一帧扫描。且 PD 点会 在 CLKB 为高电平时保持抬高，从而通过 M10 和 M11 对 PU 和 OUTPUT 放电， Panel 设计所 培训教材 7 降低噪声。 图 1-4 12T1C GOA 电路及时序图 1.1.4GOA 设计流程： (1) TFT 模型参数提取 根据 TFT-LCD 产线的样品 TFT I-V 特性测试数据和 TFT 阈值电压漂移测试 Panel 设计所 培训教材 8 数据，通过参数提取软件提取仿真模拟所必要的 TFT 模型参数和阈值电压漂移模 型参数，考虑工艺波动、设备状况等对 TFT 特性的影响，电路模拟时应采用相应 产线最新的模型参数（半年之内） ，并在高低温模拟时将工艺波动反映在模型参 数上。 (2) 设计目标建立 在项目 Kick off 立项后,根据项目主要性能指标确定 GOA 单元电路结构和驱 动时序、级联方式，比如新月项目是 a-si 12T1C，香格里拉和玉龙雪山是 a-si TIG（Time Interval method GOA tech. ）9T1C，8CLK。最后通过以上两项确定 GOA 输出指标。 (3) 单个 GOA 单元内元件大小初步确定 根据设计目标给出的模拟条件及给定的 gate line load，data line load，对单个 GOA 单元内的 TFT 及电容大小进行初步确定，使得输出满足 Spec 值且最优，即 Vmax 最大，Na, Nb 最小，Tr，Tf 最小。 优化顺序（以 a-si 为例）： 输出 TFT输入 TFT充电控制单元及放电控 制单元比例确定充电控制单元及放电控制单元尺寸确定复位 TFT电容确定。 (4) 简化 GOA 驱动模型优化 结合驱动时序，搭建简化 GOA 驱动单元(比如以 18 行 GOA 驱动模型来模拟 900 行 GOA 驱动电路)，在低温，常温，高温状态下对 TFT 和电容大小进行进一 步优化，避免高温下迁移率升高出现误输出，低温下迁移率降低出现不能正常输 出的情况。 (5) 优化校正 以(4)中得到的优化结果画出 GOA 电路的初步 layout 版图，通过版图计算出 实际各 TFT 的 CGDO, CGSO, 并从实际 panel layout 版图中计算出的 data line load 和 gate line load 等数据，将以上数据反馈到简化 GOA 模型中重复(4)所进行 的步骤，对优化进行校正。 (6) 完整的 GOA 驱动模型目标参数检查 以优化校正以后的简易模型为基础，搭建完整的 GOA 驱动模型（即实际 panel 需要多少条 gate output 就模拟多少条输出） ，并对所有目标参数进行检查： Tr, tf, Vmax, Noise, charging ratio, temp. (LT, RT, HT), power, etc. (7) GOA lifetime 检查 根据(1)中的得到的阈值电压漂移模型，和 GOA 单元中各 TFT 在设计时序下 受到正向偏压的施加时间比例，对阈值电压漂移进行计算，并根据计算结果，对 各 TFT 模型进行修正，之后对 GOA lifetime 进行模拟检查，如果达到目标，则完 成设计，如果出现 NG，就要返回 5.3.4 步重新进行优化校正,如此重复，直到 Panel 设计所 培训教材 9 GOA lifetime 达到设计目标。 (8) GOA Layout 结合产线 process 参数和 design rule 进行 GOA layout。对使用 UV 光进行 sealant 固化工艺的产线，在 GOA 设计时应结合 UV 透光率需求进行设计，对使 用热固化 sealant 工艺的生产线，,不需要考虑 UV 透光率，在 layout 时候尽量最 大化空间利用率以保证最小 border 宽度即可。 (9) 图纸检查 a) MASK 版图全部完成后进行 Mask Check 会议，GOA layout 是其中 check 的一部分。 b) 项目 PL 负责召开 Design Check Meeting，参加人包括设计工程师、工艺 工程师及相应的主管领导。 c) Mask Check 小组在 CAD 室或是其它可以看到 Mask 设计版图的地方进行 Mask Check。 d) GOA 设计担当按照 Mask Check 的内容修改 Mask 版图，修改完毕后须再 次确认。 e) 如无修改内容，则提交审批，设计完成。 1.2Seal area 设计设计 1.2.1扫描线和数据线布线（Fan out） 扫描线和数据线布线在像素区，是以亚像素大小为间距而平行地排列，但是， 在面板的周围，需要挪出一些空间供其他使用，因此，布线在像素阵列之外会向 内聚缩。扫描线和数据线布线要与相应的驱动 IC 相连接，bonding pad 的节距要 比亚像素的节距更小。 在满足 Design rule 的前提下，设计合适的 Fan out 走线线宽和间距，尽量减 小 Fan out 走线电阻。 为了缩短最短 Fan out 线与最长 Fan out 线间的电阻差值，使整个面板上电阻 分布更均匀，设计之字形走线。 1.2.2PLG 走线 除了 Fan out 布线以外，周边其他的引线统称为 PLG 走线。 在面板周边环绕像素阵列，尽可能均匀地分布很宽的共电极电源布线，以降 低电阻。在扫描线与数据线聚缩布线的外侧，加上几条共电极电源布线与连接端 子。 1.2.3 ESD 设计 TFT LCD 制程过程中 ，必然产生静电，当静电累积到一定程度，会产生很 大的电压差，使得累积的电荷具有足够的能量离开原来的位置与极性相反的电荷 中和，电荷移动现象在很短的时间内完成，过程中产生很大的电流，让累积的电 Panel 设计所 培训教材 10 荷流失，使得电压差很快地降低。这样的放电过程破坏力很大，为了避免这种破 坏，故需要 ESD 设计。 ESD 电路结构一般采用：TFT 的栅极与源极相接，即形成一个二段的 TFT diode 元件，再把 TFT diode 元件并联，构成短路环。 ESD 电路中的 TFT 等效电阻，需要保证在正常信号时，要保证 TFT 不工作， 正常信号不会损失；在有静电电压时，TFT 工作，尽快把静电电压传输到短路环 上，避免静电破坏。故 ESD 中 TFT 等效电阻设计尤为重要，即 TFT 的 W/L 设 计尤为重要。 根据 Panel 尺寸，分辨率，初步确定 ESD TFT W/L，使用 Spice 模拟软件， 建立 ESD 电路模型，模拟 ESD 电路的放电情况与保持情况，分析模拟结果，确 认设计是否可以达成目标，如果到不到目标，判断影响因子，修改设计。 1.2.4Test keys (1) CD 测试键 这个测试键的目的，是监测所设计的 pattern，在各层制程的曝光与刻蚀之后， 与原来的设计值有多少误差，特别是在所设计的 pattern 尺寸很小的时候，这个误 差就显得很重要。 (2) overlay 测试键 这个测试键的目的，是监测所设计的相对叠合区域，在两层制程的曝光和刻 蚀之后，与原来的设计值有多少误差。在两层制程 mask 的 pattern 上设计成间距 不同的游标尺（vernier） ，在计算对齐的标记，即可得知对准误差，在水平