计算机组成原理(四版)本科生试题库整理附答案

1、1从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于（A 并行2某机字长32位，其中A -（2 31-1）3以下有关运算器的描述，A只做加法运算4 EEPROM指（D ）A 读写存储器5常用的虚拟存储系统由（A cache-主存B冯诺依曼C智能B）计算机。D串行1位表示符号位。若用定点整数表示，则最小负整数为（A)。-（2 30-1）是正确的。只做算术运算只读存储器-(2 31 + 1)D -(2 30+1)算术运算与逻辑运算闪速存储器B ）两级存储器组成，其中辅存是大容量的磁表面存储器。B 主存-辅存cache-辅存6 RISC访内指令中，操作数的物理位置一般安排在

2、（A栈顶和次栈顶B 两个主存单元一个主存单元和一个通用 寄存器只做逻辑运算电擦除可编程只读存储器通用寄存器-cache两个通用寄存器7当前的CPU由（B ）组成。A 控制器B控制器、运算器、cache运算器、主存控制器、ALU主存8流水CPU!由一系列叫做“段”的处理部件组成。和具备m个并行部件的CPU目比，一个m段流水CPU的吞吐能力是（A ）A具备同等水平B不具备同等水平小于前者D大于前者9在集中式总线仲裁中，（A ）方式响应时间最快。A独立请求B计数器定时查询菊花链10 CPU中跟踪指令后继地址的寄存器是A地址寄存器B指令计数器11从信息流的传输速度来看，（ A ）系统工作效率最低。A单

3、总线B双总线12单级中断系统中，CPUK旦响应中断，立即关闭（C ） 断进行干扰。标志,程序计数器D指令寄存器三总线D多总线以防止本次中断服务结束前同级的其他中断源产生另一次中A 中断允许B中断请求中断屏蔽D DMA请求13下面操作中应该由特权指令完成的是（A设置定时器的初值B从用户模式切换到管理员模式开定时器中断关中断14冯诺依曼机工作的基本方式的特点是（ B ）。A多指令流单数据流B按地址访问并顺序执行指令C堆栈操作存贮器按内容选择地址15在机器数（B ）中，零的表示形式是唯一的。A 原码B 补码16在定点二进制运算器中，减法运算一般通过（CD ）来实现。移码反码A原码运算的二进制减法B补

4、码运算的二进制减法器C器原码运算的十进制加法器补码运算的二进制加法器17某计算机字长32位，其存储容量为 256MB若按单字编址，它的寻址范围是（A064MB032MBC 0 32MD 064M18主存贮器和 CPU间增力口 cache的目的是（A ）A 解决CPU和主存之间的B速度匹配问题扩大主存贮器容量C扩大CPU中通用寄存器的 数量19单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（A堆栈寻址方式20同步控制是（B 立即寻址方式隐含寻址方式既扩大主存贮器容量，又扩 大CPU中通用寄存器的数 量C ）。间接寻址方式只适用于CPU控制的方 B只适用于外围设备

5、控制的由统一时序信号控制的方方式所有指令执行时间都相同 的方式21A描述PCI总线中基本概念不正确的句子是（ CD ）。PCI总线是一个与处理B PCI总线的基本传输机制器无关的高速外围设备是猝发式传送PCI设备一一定是主设备系统中只允许有一条 PCI 总线22 CRT的分辨率为1024X 1024像素，像素的颜色数为256,则刷新存储器的容量为（A 512KBB 1MB23为了便于实现多级中断，保存现场信息最有效的办法是采用A通用寄存器24特权指令是由（CA中断程序B堆栈）执行的机器指令。256KBB ）。存储器D 2MB外存25虚拟存储技术主要解决存储器的（A 速度26引入多道程序的目的在

6、于（A充分利用CPU减少等待CPU寸间27下列数中最小的数是（CA （101001） 228某DRA时片，其存储容量为A 8, 512用户程序B ）问题。扩大存储容量）。提高实时响应速度(52) 8操作系统核心程序成本D I/O程序前三者兼顾有利于代码共享，减少主 辅存信息交换量(101001) BCD512X8位，该芯片的地址线和数据线的数目是（D )。29在下面描述的汇编语言基本概念中,A对程序员的训练要求来说，需要硬件知识512, 8不正确的表述是（汇编语言对机器的依赖性 高CD )。C18, 8用汇编语言编写程序的难 度比高级语言小充分利用存储器(233) 16汇编语言编写的程序执行速

7、度比高级语言慢30交叉存储器实质上是A 流水种多模块存储器，它用（A）方式执行多个独立的读写操作。31寄存器间接寻址方式中，操作数在A 通用寄存器32机器指令与微指令之间的关系是（资源重复B ）主存单元A ）。顺序资源共享程序计数器堆栈用若干条微指令实现一B条机器指令用若干条机器指令实现一 条微指令用一条微指令实现一条机 器指令用一条机器指令实现一条 微指令33描述多媒体 CPUg本概念中，不正确的是（CD )。A 多媒体CPU是带有MMX B MMX是一种多媒体扩展结技术的处理器MMX指令集是一种多指令 流多数据流的并行处理指 令多媒体CPU是以超标量结 构为基础的CISC机器34在集中式总

8、线仲裁中,A 菊花链（A ）方式对电路故障最敏感。B 独立请求计数器定时查询35流水线中造成控制相关的原因是执行（A ）指令而引起。A条件转移36 PCI总线是一B 访内算逻无条件转移个高带宽且与处理器无关的标准总线。下面描述中不正确的是（B )。A 米用同步定时协 B 米用分布式仲裁策略 议37下面陈述中，不属于外围设备三个基本组成部分的是（A存储介质B驱动装置38中断处理过程中，（B ）项是由硬件完成。D )。C具有自动配置能力控制电路适合于低成本的小系统计数器A 关中断39 IEEE1394 是A 业务层40运算器的核心功能部件是A数据总线开中断标准接口。以下选项中, 链路层）ALU保存

9、CPU现场恢复CPU现场41某单片机字长32位，其存储容量为 4MB若按字编址,A 1MB 4MB（D ）项不属于IEEE1394的协议集。C物理层串行总线管理C状态条件寄存器 它的寻址范围是（A ）D通用寄存器4MD 1MB42某SRAMS片，其容量为1Mx 8位，除电源和接地端外，控制端有A 20B 2843双端口存储器所以能进行高速读/写操作，是因为采用（A 高速芯片B新型器件E和R/W#,该芯片的管脚引出线数目是（30D 32流水技术D )。D两套相互独立的读写电路D间接寻址方式D通过指令中指定一个专门 字段来控制产生后继微指44单地址指令中为了完成两个数的算术运算，除地址码指明的一个

10、操作数以外，另一个数常需采用（C ）。A堆栈寻址方式B立即寻址方式C隐含寻址方式45为确定下一条微指令的地址，通常采用断定方式，其基本思想是（C ）。A用程序计数器PC来产 B用微程序计数器FC来产C通过微指令顺序控制字段生后继微指令地址生后继微指令地址由设计者指定或由设计者指定的判别字段控制产生 令地址后继微指令地址简答+证明计算题+分析题+设计题36设两个浮点数N1 =1假设主存容量16W 32位3设 x=-18 , y=+49刷新存储器（简称刷存2指令和数据都用二进制5图1所示的系统中50一盘组共11片，记录面4用定量分析方法证明多6某计算机有图2所45图1所示为传送（M10列表比较CI

11、SC处理机7参见图1,这是一个11设存储器容量为128M8已知 x=-0011115PCI总线中三种桥的13机器字长32位，常规设17画图说明现代计算12有两个浮点数 Ni18CPU中有哪几类主9图2所示为双总线结构24简要总结一下，采用14某机的指令格式7一台机器的指令系统15图1为某机运算器框25求证：卜y补二-M补19CPU执行一段程序时，29设由S, E, M三个域组20某机器单字长指令为30画出单级中断处理21一条机器指令的指令35写出卜表寻址方式22CPU的数据通路如40为什么在计算机系4 CPU执行一段程序时41何谓指令周期？ C27某计算机的存储系47比较cache与虚存28图

12、1所示为双总线48设N b=anan-1 - a31某加法器进位链小1假设主存容量16W 32位，Cache容量64Kx 32位，主存与Cache之间以每块4 X 32位大小传送数据，请确定直接映射方式的有关参数，并画出内存地址格式。解：64条指令需占用操作码字段(OB 6位，源寄存器和目标寄存器各4位，寻址模式(X) 2位，形式地址(D)RR型,RS型16位，其指令格式如下：3126 2522 21 18 17 16 150OP目标源XD寻址模式定义如下:X= 0 0寄存器寻址操作数由源寄存器号和目标寄存器号指定X= 0 1直接寻址有效地址 E= (D)X= 1 0变址寻址有效地址 E= (

13、R x) + DX= 1 1相对寻址有效地址 E= (PQ + D其中R为变址寄存器(10位)，PC为程序计数器(20位)，位移量D可正可负。该指令格式可以实现寻址功能。2 指令和数据都用二进制代码存放在内存中，从时空观角度回答CP以口何区分读出的代码是指令还是数据。解：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。4用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。证明：假设 (1)存储器模块字长

14、等于数据总线宽度(2)模块存取一个字的存储周期等于T.(3)总线传送周期为。(4)交叉存储器的交叉模块数为m.交叉存储器为了实现流水线方式存储，即每通过。时间延迟后启动下一模快，应满足T = mt ,(1)交叉存储器要求其模快数 =m,以保证启动某模快后经过m。时间后再次启动该模快时，它的上次存取操作已经完成。这样连续读取m个字所需要时间为11 = T + (m - 1) t = m r + m r - t = (2m- 1) r (2)故交叉存储器带宽为 W1 = 1/t 1 = 1/(2m-1) t(3)而顺序方式存储器连续读取m个字所需时间为t 2 = mT = m 2x t (4)存储

15、器带宽为 W = 1/t 2 = 1/m 2x T(5)比较(3)和(2)式可知，交叉存储器带宽 顺序存储器带宽。10列表比较CISC处理机和RISC处理机的特点。比较内谷CISCRISC指令系统复杂、庞大简单、精简指令数目,股大于 200一般小于100指令格式,股大于 4一般小于4寻址方式,股大于 4一般小于4指令字长/、固定等长可访存指令不加限定只有LOAD/STOR断令各种指令使用频率相差很大相差小大各种指令执行时间相差很大绝大多数在一个周期内完成优化编译实现很难较容易程序源代码长度较短较长控制器实现方式绝大多数为微程序控制绝大部分为硬布线控制软件系统开发时间较短较长11设存储器容量为1

16、28M字，字长64位，模块数m=8,分别用顺序方式和交叉方式进行组织。存储周期 T=200ns,数据总线宽度为64位，总线传送周期t =50nso问顺序存储器和交叉存储器的带宽各是多少？顺序存储器和交叉存储器连续读出S个字的信息总量都是：+q = 64 位 M 8 = 512 位裂顺序存储器和交叉存储器连续读出S个字所需的时间分别是：b = MT = Sx200ns =1600ns =16*1 T 1 Qt1=T-(m-l)r = 200+7 S0ns =55 Ons =15、10*飞“佩序存储器和交叉存储器的带宽分别是；-用工= qb = 512.(16 10 *) = 32n10.尻工刊工

17、vi = q 1 = 512 (5.5x10-) = 93乂10飞在 W15 PCI总线中三种桥的名称是什么？简述其功能。解：PCI总线有三种桥，即 HOST / PCI桥(简称HOSTW) , PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结 构中，桥起着重要作用：(1)它连接两条总线，使总线间相互通信。(2)桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意 一个总线主设备都能看到同样的一份地址表。(3) 利用桥可以实现总线间的猝发式传送。17 画图说明现代计算机系统的层次结构。P13-145级局级语百级编译程序4级汇编语百级汇

18、编程序3级操作系统级操作系统2级一般机器级微程序1级微程序设计级直接由硬件执行18 CPU中有哪几类主要寄存器？用一句话回答其功能。解：A,数据缓冲寄存器(DR ; B,指令寄存器(IR) ; C,程序方f算器PC D,数据地址寄存器(AR);通用寄 存器(R0R3 ； F,状态字寄存器(PSVV24简要总结一下，采用哪几种技术手段可以加快存储系统的访问速度？内存采用更高速的技术手段，采用双端口存储器，采用多模交叉存储器7.一台机器的指令系统有哪几类典型指令？列出其名称，(此题很大可能不属答：A ,数据传送类指令 比算术运算类指令C.逻辑运算类指令IL程序控制类指令E.输入输出类指令F.字符串

19、类指令G.系统控制类指令出特权指令25 求证：-y补=-丫补 (mod 2 n+1)证明：因为x-y补=冈 补-y补=冈 补+-y补又因为x+y补=x补+y补(mod 2 n+1) 所以y补=仅+y补-x补又x-y补二伙+(少)补=冈 补+-y补 所以-y补=仅-丫补-x补y 补+-y补=x+y补+x-y补-x补-x补=0 故-y补=-丫补(mod 2 n+1)x,真值表示为 x=(-1)s X(1.M) X2E-127011 111111 111 111 111 111 111 11111111X = 1+(1-2(3 )最小负数29 设由S, E, M三个域组成的一个 32位二进制字所表示

20、的非零规格化数问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少?解：(1 )最大正数-23) X 2 127000 000000 000 000 000 000 000 000000-128X=1.0X200(2 )最小正数1111 111111 111 111 111 111 11111111 11X= -1+(1-2-23) X2127100000000 000 000 000 000 000000000 00(4)最大负数x=- 1.0-12830 画出单级中断处理过程流程图(含指令周期)INIL(OIOIC数ffi总线INIAINTO35 写出下表寻址方式中操作数有效

21、地址E的算法。序号寻址方式名称启效地址E说明1立即A操作数在指令中2寄存器Ri操作数在某通用寄存器R中3直接DD为偏移量4寄存器间接(Ri)(Ri)为主存地址指小福15基址(B)B为基址寄存器6基址+偏移量(B) + D7比例变址+偏移量(I) *S+ DI为变址寄存器，S比例因子8基址+变址+偏移量(B) + (I) +D9基址+比例变址+偏移量(B)+(I)*S+D10相对(PQ +DPC为程序计数器40 为什么在计算机系统中引入DMAT式来交换数据？若使用总线周期挪用方式，DMA!制器占用总线进行数据交换期间，CPU#于何种状态？ P253、254为了减轻cpu对I/O操作的控制，使得

22、cpu的效率有了提高。可能遇到两种情况：一种是此时CP必需要访内，如 CPU正在执行乘法命令；另一种情况是，I/O设备访内优先，因为I/O访内有时间要求，前一个 I/O数据必须在下一个访内请求到来之前存取完毕。41 何谓指令周期？ CPU周期？时钟周期？它们之间是什么关系？指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。CPU周期又称 机器周期，CPU访问一次内存所花的时间较长，因此用从内存读取一条指令字的最短时间来定义。一个指令 周期常由若干CPU周期构成时钟周期是由 CPU时钟定义的定长时间间隔，是CPU工作的最小时间单位，也称节拍

23、脉冲或 T周期47 比较cache与虚存的相同点和不同点。相同点：（1）出发点相同；都是为了提高存储系统的性能价格比而构造的分层存储体系。（2）原理相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器不同点：（1）侧重点不同；cache主要解决主存和 CPU的速度差异问题；虚存主要是解决存储容量问题。（2）数据通路不同；CPU! cache、主存间有直接通路；而虚存需依赖辅存，它与CPU间无直接通路。（3）透明性不同；cache对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。（4）未命名时的损失不同；主存未命中时系统的性能损失

24、要远大于cache未命中时的损失。48 设N补=2门2M1aa,其中an是符号位。证明：当 Nl0, an=0, 真值 N=N= an-1 &e0=当N 0, an =1 , N补=1 an-aia0依补码的定义真值 N= N # 2A(n+1)= a nan-i a ia。一 2%n+1)=综合以上结果有xX y,并用十进制数乘法进行验证。设x=-18, y=+26,数据用补码表示，用带求补器的阵列乘法器求出乘积解：符号位单独考虑：X为正符号用二进制表示为0 , Y为负值符号用1表示。【X】补=101110【丫】补=011010两者做乘法1 0 0 1 0x 1 1 0 1 00 0 0 0

25、 01 0 0 1 00 0 0 0 01 0 0 1 01 0 0 1 01 1 1 0 1 0 1 0 0结果化为10进制就是468符号位进行异或操作0异或1得1所以二进制结果为 11 1 1 0 1 01 0 0化为十进制就是-468十进制检验：-18 x26= -4685图1所示的系统中，A R C、D四个设备构成单级中断结构，它要求服务。现假设： T DC为查询链中每个设备的延迟时 间； Ta、Tb、Tc、Td分别为设备 A B、C D 的服务程序所需的执行时间； T s、Tr分别为保存现场和恢复现场所需 的时间； 主存工作周期为Tm； 中断批准机构在确认一个新中断之 前，先要让即将

26、被中断的程序的一条指令执行完 毕。试问：在确保请求服务的四个设备都不会丢 失信息的条件下，中断饱和的最小时间是多少？ 中断极限频率是多少？CPU在执行完当前指令时转向对中断请求进行1口搔口解：假设主存工彳周期为 Tm,执行一条指令的时间也设为Tm。则中断处理过程和各时间段如图B17.3所示。当三个设备同时发出中断请求时，依次处理设备 A B、C的时间如下：t a = 2T m+3Tdc + T s + T a + T r （下标分别为 A,M,DC,S,A,R ）t B = 2T M +2Tdc + T S + T b+ Tr（下标分别为 B,M,DC,S,B,R ）tc = 2T m + T

27、 dc + T s + T c + T r （下标分别为 C,M,DC,S,C,R ）设署酿务 锂中达到中断饱和的时间为： T = t A + t b + tc 中断极限频率为：f = 1 / T6 某计算机有图2所示的功能部件，其中 M为主存，指令和数据均存放在其中，MD财主存数据寄存器，MA也主存地址寄存器，R0R3为通用寄存器，IR为指令寄存器，PC为程序计数器(具有自动加 1功能)，C、D为暂存寄存器，ALU 为算术逻辑单元，移位器可左移、右移、直通传送。(1)将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。(2)画出“ADDR1, ( R2) ”指令周

28、期流程图。t指令的含义是将R中的数与(R)指示的主存单元中的数相加，相加的结果直通传送至R1中。(3)若另外增加一个指令存贮器，修改数据通路，画出的指令周期流程图。解：(1)各功能部件联结成如图所示数据通路:(2)此指令为RS型指令，一个操作数在 R中，另一个操作数在 险为地址的内存单元中，相加结果放在R中。送当前指令地址到 MAR取当前指令到IR,PC+1,为取下条指令 做好准备取R操作数R中的内容是内存从内存取出数一 D暂暂存器C和D中的数相加后7 参见图1,这是一个二维中断系统，请问: 在中断情况下，CPUW设备的优先级如何考虑？请按降序排列各设备的中断优先级。 若CPU现执行设备C的中

29、断服务程序，IM2, IM1 ,IM0的状态是什么？如果 CPU执行设备H的中断服 务程序，IM2, IM1, IM0的状态又是什么？ 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？ 若设备C 一提出中断请求，CPU即进行响 应，如何调整才能满足此要求？解：(1)在中断情况下，CPU的优先级最低。 各设备优先级次序是:A-B-C-D-E-F-G-H-I-CPU(2)执行设备B的中断服务程序时IM0IM1IM2=111 ; 执行设备D的中断服务程序时IMoIMiIM2=011。口新忧为 吸摔队电 落与中断 控制法物图1(3)每一级的IM标志不能对某优先级的

30、个别设备进彳T单独屏蔽。可将接口中的 BI (中断允许)标志清“ 0”，它禁止设 备发出中断请求。(4)要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可。8 已知 x=-001111 , y=+011001，求: x补，卜X补，y补，卜y补； x+y,x-y,判断加减运算是否溢出。解：冈原=100111x 补=1110001 卜x补=0001111y原=0011001 y 补=0011001 卜y 补=1100111X+y=0001010 x-y=101100013机器字长32位，常规设计的物理存储空间w32M,若将物理存储空间扩展到

31、 256M请提出一种设计方案。解：用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块 M), M, M2，M7,每个模块32Mx 32位。它们各自具 备一套地址寄存器、 数据缓冲器，各自以等同的方式与 CPU专递信 息，其组成如图12有两个浮点数 Ni=2j1 X S,N2=32 XS2,其中阶码用4位移码、尾数用 8 位原码表示(含 1 位符号位)。设 j 1=(11) 2,S 1=(+0.0110011) 2,j 2=(-10) 2,S2=(+0.1101101) 2,求 N+N2,写出运 算步骤及结果。解： (1)浮点乘法规则：N 1 XN = ( 2j1XS1)X(2j2XS

32、2)= 2(j1+j2)X (S1XS2)(2)码求和： j 1 + j 2 = 0(3)尾数相乘：被乘数S =0.1001 ,令乘数 & = 0.1011 ,尾数绝对值相乘得积的绝对值，积的符号位=00 = 0。按无符号阵乘法器运算得：N1 X N2 = 2 0X 0.01100011(4)尾数规格化、舍入(尾数四位)(+0.1100 ) 2*2(-01)N 1 X N2 =( + 0.01100011 ) 29 图2所示为双总线结构机器的数据通路， IR为指令寄存器，PC为程序计数器（具有自增功 能），M为主存（受RW言号控制），AR为地址寄 存器，DR为数据缓冲寄存器，ALU由加、减控制

33、信 号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例 中yi表示y寄存器的输入控制信号，Ro为寄存器R的输出控制信号，未标字符的线为直通线，不受控 制。 “ADD R2,R0” 指令完成（R0）+（R2）一R的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。并在流程图每一个 CPU周期 右边列出相应的微操作控制信号序列。 若将（取指周期）缩短为一个CPU周期，请先画出修改数据通路，然后画出指令周期流程图。解：（1） “ADD R2, R0指令是一条加法指令，参与运算的两个数放在寄存器R2和R0中，指令周期流程图包括取指令阶段和执行指令阶段两

34、部分（为简单起见，省去了 “一”号左边各寄存器代码上应加的括号）。根据给定的数据通路图，“ADD R2, R0指令的详细指令周期流程图下如图a所示，图的右边部分标注了每一个机器周期中用到的微操作控制信号序列。（2） SUBM法指令周期流程图见下图b所示。PCo,G,ARiR/W-RDROGIRiROOG,XlgRClJ 10 5370决作码OF弧量DX为寻址特征位： X=00:直接寻址；X=01:用变址寄存器 RXi寻址；X=10:用变址寄存器 改寻址；X=11:相对寻址设(PC)=1234H,(RX1)=0037H,(RX2)=1122H (H代表十六进制数)，请确定下列指令中的有效地址：

35、4420H 2244H 1322H 3521H解：1) X=00 , D=20H ,有效地址 E=20H2) X=10 , D=44H ,有效地址 E=1122H+44H=1166H3) X=11 , D=22H ,有效地址 E=1234H+22H=1256H 4) X=01 , D=21H , 有效地址 E=0037H+21H=0058H5) X=11 , D=23H ,有效地址 E=1234H+23H=1257H15 图1为某机运算器框图，BUSBUS为3条总线， 期于信号如a、h、LDRLDR、S0S等均为电位或脉冲 控制信号。 分析图中哪些是相容微操作信号？哪些是相斥微操作信号？ 采用

36、微程序控制方式，请设计微指令格式，并列出各控制字段的编码表。 ：1）相容微操作信号 LRSN相斥微操作信号a,b,c,d2）当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制 即可）。3 位 3 位 5 位 4 位 3 位 2 位X XXXXXXX X X X :X XX目的操作数源操作数运算操作移动操作直接控制判别下址字段编码表如下:目的操作数源操作数运算操作移位门直接控制字段字段字段字段字段001a,001 eMSSS2S3L, R,i, j,LDR0010 fS, N+1010b,011

37、 gLDR100 h011c,LDR2100d,LDR319 CPU执行一段程序时，cache完成存取的次数为 2420次，主存完成的次数为 80次，已知cache存储周期为40ns, 主存存储周期为200ns,求cache/主存系统的效率和平均访问时间。P94例6解：先求命中率hh=n JS/十口Q= 2420（2420+80）0. 968则平均访问时间为二ta0. 963X40+ （1-0. 963）X 24046.4 （ns）1 = 240-40=6问大R主存系统的效率为ee=1x） Xo. 968 86. 2%20 某机器单字长指令为 32位，共有40条指令，通用寄存器有 128个，主

38、存最大寻址空间为 64觇 寻址方式有立即寻 址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必要说明。21一条机器指令的指令周期包括取指（IF）、译码（ID）、执行（EX）、写回（WB四个过程段，每个过程段时钟周期T完成。先段定机器指令采用以下三种方式执行：非流水线（顺序）方式，标量流水线方式，超标量流水线方式。P163小非流水线时空图6标量流水线时空图c,超标量流水线41家图i）6临后渔十二囱间 SSJ非雳水底与流水线对比OP据通 路如图1所示。运算器中 RR为通用寄存器，DR 为数据缓冲寄存器，PSW状态字寄存器。D-cache为数据存储器，I-cac

39、he为指令存储器,PC为程序计数器（具有加 1功能），IR 为指令寄存器。单线箭头信号均为微操作控制I犯SDR.撵隹 拄制器 rrnDR览1CFU的数据叵峪请画出三种方式的时空图，证明流水计算机比非流水计算机具有更高的吞吐率。 信号（电位或脉冲），如 LR）表示读出R0寄存器，SR表示写入R）寄存器。机器指令 STO R1,（R2） ”实现的功能是：将寄存器 R1中的数据写入到以（R2）为地址的数存单元中。请画出该存数指令周期流程图，并在CPU周期框外写出所需的微操彳控制信号。（一个CPU周期含T1T4四个时钟信号,寄存器打入信号必须注明时钟序号）四、计算题（10分）CPU执行一段程序时，ca

40、che完成存取的次数为2420次，主存完成的次数为 80次,已知cache存储周期为40ns,主存存储周期为200ns求cache/主存系 统的效率和平均访问时间。L 命中率(Nc + Nni) = 24()0/(2400 + 2(MJ) = 0.96S0.9R主存慢于 cache 的倍率：r - tni / tt = 200ns / 40ns - 5访问效率：c = l/r + (l -r)IJ = i/5 + (1 -5)X0.968 = 83.3%平均访问时间：ta = ic/e - 40ns/e27某计算机的存储系统由cache、主存和磁盘构成。cache的访问时间为15ns;如果被访

41、问的单元在主存中但不在cache中，需要用60ns的时间将其装入 cache ,然后再进行访问；如果被访问的单元不在主存中，则需要10ms的时间将其从磁盘中读入主存，然后再装入cache中并开始访问。若 cache的命中率为90%主存的命中率为 60%求该系统中访问一个字的平均时间。解：ta=90%tc+10%*60%（tm+tc）+10%*40% （tk+tm+tc） （m表示未命中时的主存访问时间；c表示命中时的 cache访问时间；k表示访问外存时间）28 图1所示为双总线结构机器的数据 通路，IR为指令寄存器，PC为程序计数器(具 有自增功能)，DM为数据存储器(受 R/W信 号控制)

42、，AR为地址寄存器，DR为数据缓冲寄 存器，ALU由加、减控制信号决定完成何种操 作，控制信号 G控制的是一个门电路。另外，线上标注有小圈表布有控制信, y寄存器的输入控制信号，例中V表不Ro为寄存器R的输fir4PC,出控制信号，未标字符的线为直通线，不受控 制。旁路器可视为三态门传送通路。IF“SUB R, R”指令完成(Ro)但)PC中。R0的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号序列，假设该指令的地址已放入 若将“取指周期”缩短为一个CPU周期，请在图上先画出改进的数据通路，然后在画出指令周期流程图。此时SUB指令的指令周期是几个 CPU周期？与第种情况相比，减法指

43、令速度提高几倍？解：ADD旨令是加法指令，参与运算的二数放在R0和R2中,相加结果放在 R0中。指令周期流程图图 执行指令阶段两部分。每一方框表示一个 示数据传送路径，框外列出微操作控制信号。A3.3包括取指令阶段和CPU周期。其中框内表 ,流程图见左tPCH ARPG,G取指M fDRR/W=1DR,G31号为C0,某加法器进位链小组信号为 请分别按下述两种方式写出串行进位方式C4C3C2C1低位来的进位信C4c3c2C1 勺逻辑表达式： 并行进位方式DRf IR(1)串行进位方式:G = G + P Co中：G1 = A 1 B1C2 = G 2 + PB2C3 = G3 + P以=G 4

44、 + P(2)2 = A 2 B2 , P2 = A 2行R2 fYR0 fXR0+ R-R01 ZR2o,GFbo,G36求:解:C2C3=A3B3, P=A 4 B4 , P并行进位方式:C1 = G1 + P1 C0C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中GiG , PiP4表达式与串行进位方式相同。设两个浮点数 Ni=2j1 XS,N2=32 XS2,其中阶码3位(移码)，尾数 4位，数符1位。设:j 1=(-10) 2,S1=(+0.1001)j 2=(+10) 2,S2=(+0.1011)NXN2,写出运算步骤及结果，积的尾数占 4位，按原码阵列乘法器计算步骤求尾数之积。因为X+Y=2xx (Sx+Sy)(Ex=Ey),所以求X+Y要经过对阶、尾数求和及规格化等步骤。(1) 对阶： J=Ex R=(-10)2 (+10)2=(-100)2 所以 ExB,则 Sx 右移 4 位,Ex+(100) 2=(10) 2=曰。SX 右移四位后Sx=0.00001001 ,经过舍入后SX=0001,经过对阶、舍入后,(2) 尾数求和：Sx+SyX=