CPLD实现GPIB控制器的设计

1、邮局订阅号:82-946360元/年技术创新 PLD CPLD FPGA 应用PLC 技术应用200例您的论文得到两院院士关注CPLD 实现GPIB 控制器的设计The design of GPIB's controller chip by the CPLD(西华大学魏金成牟涛WEI Jin-cheng MU Tao摘要:GPIB 控制器芯片是组建自动测试系统的核心,在测试领域应用广泛。本文拟讨论用ALTERA 公司的低成本CPLD 来实现GPIB 控制器的功能。GPIB 控制器芯片的硬件设计主要分为状态机的实现、数据通道和微处理接口的设计。本文重点介绍了各个模块的实现原理。关键词:G

2、PIB;CPLD;三线挂钩;三态总线;VHDL 中图分类号:TP31;TP336文献标识码:BAbstract:GPIB's controller chip is the nucleus to construct the auto test system ,and the application in testing is in domain ex-tensively .This thesis discussed the design to realize GPIB's controller chip using the low cost CPLD of ALTERA corp

3、oration.The hardware design of GPIB's controller chip is chiefly divided into the realizing of state machine ,data channel and the design of mi-croprocessing interface .This thesis focus the point of realizing of each module .Key words:GPIB;CPLD;three-state bus;three wires handshake;VHDL文章编号:100

4、8-0570(200808-2-0223-031引言1.1用CPLD 实现GPIB 控制芯片的意义综观现今市场上的测试仪器,不难发现GPIB 总线有重要的作用,在研制台式测试仪器的时候,客户几乎均要求具备GPIB 接口。可是在实际研发过程中,却发现GPIB 控制芯片很难购买,而且价格昂贵。而且作为测试仪器具备GPIB 的接口,一般只需要具有听、讲、串查功能,而不需要控、并查功能,这样又会造成资源与功能的浪费。所以我们尝试用CPLD 来实现GPIB 接口的听、讲、串查功能,不仅可拥有自主知识产权,节省了产品的成本,而且具有很大的灵活性。1.2GPIB 控制芯片简介:GPIB 也叫HPIB ,是一

5、个数字化的24脚并行总线,由16条信号线和8条地线组成。这16条信号线分为8条数据线、5条控制线和3条握手线。8条数据线:从DIO1到DIO8,用来传送命令、地址和数据;5条控制线:分别为ATN 线、IFC 线、REN 线、SRQ 线和EOI 线,用来管理通过接口的有序信息流;3条握手线:DAV 线、NRFD 线和NDAC 线,用于控制设备之间消息字节的传送。发送消息方(源方和接收消息方(受方利用这3条握手线进行三线挂钩,以保证数据线上的消息(命令或数据能准确无误地传送。在GPIB 系统中,把器件与GPIB 总线的一种交互作用定义成一种接口功能。GPIB 标准接口共定义了10种接口功能。1.3

6、设计软件及设计芯片的选择开发工具采用ALTERA 公司的MAXplus 10.0。MAXplus 开发工具是美国Altera 公司自行设计的一种EDA 软件工具,它具有原理图输入和文本输入(采用硬件描述语言两种输入手段,配备有编辑、编译、仿真、综合、芯片编程等功能。Altera 公司是世界上从事可编程逻辑芯片生产的几家主要厂商之一,其MAX3000A 系列可编程逻辑芯片速度快,容量大,性价比高。我们选用的EPM3256ATC144-10,拥有256个宏单元,144个管脚,可自定义使用的管脚达116个,4.5ns 的传输延时完全能满足要求。2GPIB 控制器各个模块的设计我们可以把整个系统划分为

7、几个子系统。其中包括和微处理器接口的读写电路,与GPIB 母线通信的接口功能,以及内部寄存器。对每个子系统的设计也可以采用向下分解为模块级设计,这样在调试和组件系统时,不仅具有很强的灵活性,而且方便代码的调试以及利于代码的重利用。与微处理器接口的读写电路设计可以利用组合逻辑电路设计方法实现,其基本模块,如:译码电路,读写电路,相对比较成熟,在设计的时候只要对其基本功能深刻理解的基础上容易实现。与GPIB 母线通信的子系统设计是本课题设计的重点也是难点,它不仅需要对IEEE488协议有深刻的认识,而且在接口功能子集的选择上也有一定的要求。2.1微处理器(MCU 接口电路微处理器(MCU 接口包括

8、提供正确的寄存器访问地址的译码电路,以及连同WE 和DBIN 一起构成的访问GPIB 控制器的读写电路,NCS 用来选通地址译码。地址译码电路以及数据读写电路在数字电路设计中是最为成熟的电路,在此不作更多深入的阐述。值得注意的是GPIB 控制器的读写信号并不是通常意义上的RD 和WR 信号,而是由DBIN 和WE 信号完成。而且,对13个寄存器的译码也用的仅仅是RS0:2,这就需要和DBIN 信号的配合来完成译码功能。2.2内部寄存器GPIB 控制器(参考NAT9914的内部体系结构有13个寄存器,其中7个可写寄存器,6个只读寄存器。它们都是八位的,其中可读寄存器有中断状态寄存器0(ISR0、

9、中断状态寄存器魏金成:硕士副教授223-技术创新中文核心期刊微计算机信息(嵌入式与SOC 2008年第24卷第8-2期360元/年邮局订阅号:82-946现场总线技术应用200例PLD CPLD FPGA 应用1(ISR1、地址状态寄存器(ASR 、总线状态寄存器(BSR 、命令通过寄存器(CPR 、数据输入寄存器(DIR ;可写寄存器有中断屏蔽寄存器0(IMR0、中断屏蔽寄存器1(IMR1、地址寄存器(ADR 、辅助命令寄存器(AUXCR 、串行查询寄存器(SPR 、并行查找寄存器(PPR 、数据输出寄存器(CDOR 。在GPIB 控制芯片的设计中对这十三个寄存器进行详细的描述。本模块的设计

10、采用图形方式,利用参数化模块库实现各个寄存器。2.3接口功能GPIB 标准接口共定义了10种接口功能。每一个接口功能由一组或多组相互联系而又相互排斥的状态来定义。在一个时刻,一组互联又互斥的状态中必须有一个而且也仅又一个状态在起作用。在IEEE488协议中对接口功能的每一个状态还做了两方面的规定:1.当某个状态在起作用时,在接口上可以或必须发送的消息;2.在什么条件下接口功能必须脱离某一状态而进入同一组状态的另一个状态;这些因素决定了状态的处理能力。接口功能状态图给出了全部状态以及从一个状态变迁到另一个状态一切可能的途径。由于篇幅的限制,下面以受方挂钩接口功能AH 功能为例,来介绍功能模块的实

11、现过程及原理。受方挂钩功能赋予器件保证正确地接收远地多线消息地能力。一个源方挂钩功能与一个或多个受方挂钩功能(分别含于各个器件中的链锁挂钩序列保证每个消息拜特的异步传递。受方挂钩功能可以延迟多线消息传递的开始或结束,直到器件准备好继续参与传递过程为止。状态图如图1:图1AH 功能状态图其状态转换的VHDL 语言描述如下:process(c_state,n_statebeginAIDS<='0'ANRS<='0'AWNS<='0'ACDS<='0'ACRS<='0'case c_stat

12、e iswhen s1=>AIDS<='1'NRFD<='1'NDAC<='1'IF (ATN OR LACS OR LADS='1'then n_state<=s2;else n_state<=s1;end if;when s2=>ANRS<='1'NRFD<='0'NDAC<='0'IF (ATN OR rdyand not tcs='1'then n_state<=s3;elsif DAV=

13、9;1'then n_state<=s5;else n_state<=s2;end if;when s3=>ACRS<='1'NRFD<='1'NDAC<='0'IF DAV='1'then n_state<=s4;ELSIF (NOT ATN AND NOT rdy='1'THEN n_state<=s2;else n_state<=s3;end if;when s4=>ACDS<='1'NRFD<='0

14、9;NDAC<='0'IF (ATN AND T3OR (NOT ATN AND NOT rdy='1'THEN n_state<=s5;else n_state<=s4;end if ;when s5=>AWNS <='1'NRFD <='0'NDAC <='1'IF DAV ='0'then n_state<=s2;else n_state<=s5;end if ;end case;end process ;根据仪器的具体要求,由于大多数测试

15、系统只要求被远控,并不要求控功能,而并查功能在系统组建中属于可选项,很少用到,为了简化系统,设计中彻底去掉此两项功能。其他功能模块包括:讲者功能(T 、听者功能(L 、源方挂钩功能(SH 、受方挂钩功能(AH 、服务请求功能(SR 、远控本控功能(RL 、设备触发功能(DT 和设备清除功能(DC 。其设计原理与AH 相同,在这里就不做详细论述。2.4辅助命令译码器与多线消息译码器1.辅助命令译码器通过对辅助命令寄存器F0到F4位的译码来生成辅助命令。辅助命令共有stactic 和pulse 两种,即静态和脉冲两种信号,静态命令用电平的高低来表示。而动态命令则通过一个周期的方波脉冲信号来产生,要

16、求脉冲命令至少在写完辅助命令寄存器后保持一个周期。我们通过VHDL 语言来完成本模块的设计。2.多线消息是处于相互排斥的编码集中但又公用一组信号线来传递的消息。在母线上,每一时刻只能传递一条多线消息(一个消息拜特。多线消息在远地消息译码单元内进行译码。在这个译码单元,通过消息传递单元(DIO 线来接收母线上的消息。消息译码单元仅在命令工作方式下(ATN=真期间起作用。这样的接口消息可能是地址、通令、专令或副令之一。在数据工作方式(ATN=假中,数据线上携带器件消息,这时译码单元不起作用。在本GPIB 控制器设计中,此模块还包含了地址比较器,这样可以得到内部状态机所需的与地址相关的信号。用VHD

17、L 语言完成其设计,并例化成模块。2.5三态I/O 通道需要注意的是芯片数据通道中八条数据线与控制数据流向的八条控制线都是双向的,所以必须对I/O 通道进行设置。实现双向总线,就需要使用可编程逻辑器件的双向口构造双向三态总线。三态总线的实现,需要使用三态缓冲器,实现高、低电平和高阻三个状态。基于ALTERA 公司的CPLD 系列器件的特点,我们在设计的时候,内部避免使用双向的三态总线,将双向的信号分别直接引到外部。在外部设计双向三态总线。设计中采用图形方式输入,利用参数化模块库(LPM 实现。这种方法尤为清晰简便。如图所示:图2三态总线的实现在这里用TE 信号来作为三态总线的方向控制信号。不考

18、虑控功能,当本设备处于并行点名状态,或者作为非命令数据的源接受方时,TE 信号为真,即TE=PPAS+SIDS 。2.6GPIB 总线中的三线挂钩技术的实现三线挂钩技术是本设计的关键,因为在总线传输中,所有224-邮局订阅号:82-946360元/年技术创新 PLD CPLD FPGA 应用PLC 技术应用200例您的论文得到两院院士关注的命令和数据的传送都要通过三线挂钩来实现。GPIB 总线中的三线挂钩技术(DAV 、NRFD 、NDAC 可以自动适应测试系统中各种不同器件的传输速率。源方作为讲者或者控者的器件,发DAV 消息。受方作为听者的器件,发NRFD 、NDAC 消息。三条握手线,D

19、AV 线、NRFD 线和NDAC 线,用于控制设备之间消息字节的传送。发送消息方(源方和接收消息方(受方利用这3条握手线进行三线挂钩,以保证数据线上的消息(命令或数据能准确无误地传送。图3NAT9914三线挂钩互锁联络时序图图4本设计三线挂钩仿真图通过对系统的仿真,对比NI 公司的GPIB 控制器NAT9914数据手册上的三线挂钩的时序图可以看出,本设计成功地实现了三线挂钩的要求。2.7系统调试调试是软硬件设计过程中必不可少的一环。最终程序通过ByteBlaster 专用下载电缆下载EPM3256ATC144-10芯片中,将下载好程序地CPLD 取代原来系统中的NAT9914进行在线调试。通过

20、反复的试验,成功地实现了CPLD 替代GPIB 控制器的大部分功能。3结论本文的创新点:采用低成本的CPLD 器件替代了价格昂贵,且难以购买的GPIB 控制芯片,成功的实现了具有自主知识产权的IP CORE ,并且所有核心模块完全采用VHDL 语言实现,能够在不同的开发环境上移植,可以根据不同的应用环境,对其进行进行剪裁和优化,不仅大大节省了成本,而且具有很大的灵活性。参考文献1谭会生,张昌凡.EDA 技术及应用.西安电子科技大学出版社,20012杨安禄,陈长龄.电子仪器接口技术,第1版.电子科技大学出版社,19943王术群,田书林.“高速数据发生器的GPIB 接口与驱动软件设计”,电子科技大

21、学硕士论文4李训铭,赵雪.基于GPIB 接口的虚拟仪器在接收机测试台的应用J .微计算机信息,2006,6-1:184-186作者简介:魏金成(1966-,男(汉,四川成都人,硕士学位,副教授,西华大学电气信息学院教学部主任,主要研究方向为:混沌及在保密通信的应用;牟涛(1981-,男(汉,山东烟台人,西华大学电气信息学院硕士研究生,研究方向:FPGA 及嵌入式系统。Biography:WEI Jin-cheng (1966-,born in SiChuan,Master ,associate professor,major research direction :The applicatio

22、n of chaos in the secure communications.(610039西华大学电气信息学院魏金成牟涛通讯地址:(610039成都市金牛区西华大学电气信息学院06级研究生魏金成(收稿日期:2008.05.27(修稿日期:2008.07.20(上接第220页和行计数器对每组缓冲区的四个缓冲器进行选择。Cb 、Cr 的最终输出Cbout 、Crout 相对于原始输入只有6个时钟周期的延迟,因此Yin 数据也需要经过6个时钟周期的缓冲以便进入YCbCr 转RGB 计算单元进行计算。从该计算单元输出的R 、G 、B 数据即是需要的最终结果。4结论实验结果证明用硬件电路实现转换实时

23、性能好,通过对流水线线程进行准确地控制,使系统从输入到输出的整个延迟只有6个时钟周期,满足系统低延时的要求;计算精确度高。系统合理利用逻辑单元和RAM 存储单元,节省了开发成本。本文作者创新点:在硬件上实现了YUV4:2:0的插值操作,在垂直插值和水平插值中灵活的运用了FGPA 中的存储单元和逻辑单元,既充分利用了资源又满足实时性效果。项目经济效益(5万元;数据来源:系统前端为通过CCD 扫描岩心后得到的图象数据;研究方法:软件仿真并通过硬件平台验证参考文献1DcRosc T D,Bersky B A,Geometric continuity ,shape parame-ters,and geometric constructions for Catmull-Rom spline