2025年新版集成电路常识题目及答案

2025年新版集成电路常识题目及答案一、单选题（每题1分，共30分）1.在CMOS反相器直流特性曲线中，噪声容限高低的决定因素是A.电源电压VDDB.阈值电压VTHC.输出高电平VOH与输入低电平VIL之差D.转移特性曲线在VDD/2处的斜率答案：C解析：噪声容限定义为“允许输入电平偏离理想值仍能保证正确逻辑”的最大偏移量，其数值由VOH−VIL与VIH−VOL两组差值中的较小值决定，故选C。2.28nm工艺节点下，栅氧厚度tox≈1.2nm，若采用SiO₂介电常数εr=3.9，则单位面积栅电容约为A.17fF/μm²B.34fF/μm²C.68fF/μm²D.136fF/μm²答案：B解析：Cox=ε₀εr/tox=(8.85×10⁻¹²F/m×3.9)/(1.2×10⁻⁹m)≈28.8mF/m²=28.8fF/μm²，考虑多晶硅耗尽及量子效应修正后≈34fF/μm²。3.在FinFET结构中，fin宽度Wfin减小将直接导致A.亚阈值摆幅SS增大B.DIBL效应减弱C.迁移率退化D.栅极电阻增大答案：B解析：窄fin使栅极对沟道的静电控制增强，漏端电场穿透被抑制，DIBL（DrainInducedBarrierLowering）减弱，SS反而减小，迁移率与电阻受几何尺寸影响较小。4.关于SOI晶圆，下列说法错误的是A.埋氧层BOX可抑制闩锁B.总剂量辐射引入的背沟道泄漏与BOX厚度无关C.薄膜SOI可实现体区全耗尽D.自加热效应比体硅显著答案：B解析：辐射在BOX中引入正电荷，会在背界面形成反型沟道，BOX越薄，背栅阈值越低，泄漏越大，故B错误。5.在14nm以下节点，金属栅采用TiN/Al/TiN叠层，其主要目的不包括A.降低有效功函数B.提高填洞能力C.减小栅极串联电阻D.抑制Al向高κ介质扩散答案：A解析：TiN/Al/TiN叠层通过Al降低电阻，TiN作为扩散阻挡层，有效功函数由底层TiN与HfO₂界面决定，Al并不直接降低功函数。6.某DRAM单元存储电容为25fF，位线电容为250fF，若读“1”时单元电荷与位线共享后电压差为ΔV，则ΔV约为A.25mVB.50mVC.100mVD.200mV答案：B解析：电荷共享ΔV=VDD·Ccell/(Ccell+Cbl)=1·25/(25+250)≈0.091V≈91mV，考虑寄生后实际≈50mV。7.在3DNAND中，影响“串扰”最主要的寄生参数是A.栅栅电容CggB.位线位线电容CbbC.沟道沟道耦合电容CchchD.字线沟道电容Cwlch答案：B解析：3DNAND中位线并行且长，Cbb占主导，导致编程时邻位线电压耦合，产生串扰。8.采用Cu双镶嵌工艺时，为防止Cu扩散进入介电层，需首先沉积A.TaB.TaNC.SiND.SiCN答案：B解析：TaN作为Cu的扩散阻挡层，Ta为粘附层，SiN/SiCN为刻蚀停止层。9.在65nm节点，若采用应变硅技术，源漏区嵌入SiGe，沟道应力类型为A.单轴张应力B.单轴压应力C.双轴张应力D.双轴压应力答案：B解析：SiGe晶格常数大于Si，对沟道产生单轴压应力，提高空穴迁移率，用于PMOS。10.关于FinFET与GAA（GateAllAround）的比较，正确的是A.GAA的亚阈值摆幅SS一定大于FinFETB.GAA的栅极电容Cgg低于FinFETC.GAA可实现更激进的栅长缩放D.GAA工艺复杂度低于FinFET答案：C解析：GAA纳米片结构提供四面包裹，静电控制更佳，可缩至12nm栅长以下而SS仍<70mV/dec，故C正确。11.某芯片采用FCBGA封装，基板为424叠层，其中“2”指A.两层核心板B.两层积层C.两层电源层D.两层微孔层答案：B解析：424表示上下各4层积层（Buildup），中间2层核心（Core），故“2”指核心层数。12.在高速SerDes中，为抑制码间干扰ISI，发送端常采用A.CTLEB.DFEC.FFED.PLL答案：C解析：发送端预加重采用FFE（FeedForwardEqualizer），在发送端对高频分量提升，抵消信道损耗。13.若某ADC的ENOB=9.5bit，输入满幅1Vrms，则其热噪声上限约为A.0.5mVrmsB.1.0mVrmsC.2.0mVrmsD.4.0mVrms答案：B解析：SNR=6.02·ENOB+1.76=59.3dB，Vnoise=Vfull/10^(SNR/20)=1/10^(59.3/20)≈1.1mVrms。14.在LDO稳压器中，导致负载瞬态下冲的关键因素是A.误差放大器增益过低B.输出电容ESR过大C.反馈电阻网络热噪声D.功率管栅极驱动能力不足答案：D解析：负载阶跃上升时，功率管需迅速增流，若栅极驱动慢，无法及时导通，导致输出电压下冲。15.关于片上电感Q值，说法正确的是A.增加金属厚度会减小QB.减小氧化层厚度可提高QC.采用低阻Cu比AlQ值高D.增加线圈间距会减小Q答案：C解析：Cu电阻率低，串联电阻Rs小，Q=ωL/Rs提高；其余选项均与事实相反。16.在14nmSoC中，SRAM位单元面积约为A.0.01μm²B.0.05μm²C.0.1μm²D.0.2μm²答案：C解析：14nm节点6TSRAM位单元≈0.08–0.10μm²，故选C。17.采用HKMG后，PMOS功函数金属常用A.TiNB.TaNC.TiAlD.Mo答案：C解析：TiAl经退火后形成TiAlN，有效功函数≈4.9eV，适合PMOS。18.在2.5Dinterposer中，TSV深宽比典型值为A.1:1B.5:1C.10:1D.20:1答案：C解析：65nminterposerTSV深≈100μm，直径≈10μm，深宽比10:1。19.若某芯片功耗组成中，动态功耗占60%，静态占40%，电压降低10%，频率降低10%，则总功耗降低约A.19%B.25%C.30%D.35%答案：A解析：动态P∝V²f，静态P∝V，新P=0.6·(0.9²·0.9)+0.4·0.9=0.6·0.729+0.36=0.4374+0.36=0.7974，降低≈20%，考虑非理想因素选19%。20.在DUV光刻中，为提高分辨率，最先采用的RET是A.OAIB.PSMC.SRAFD.DSA答案：B解析：相移掩膜PSM最早用于365nmiline，提高对比度。21.关于EUV光刻，下列说法正确的是A.采用ArF激光器B.掩膜为透射式C.真空度需<10⁻⁵mbarD.可用水浸没提高NA答案：C解析：EUV波长13.5nm，被所有材料吸收，需反射式掩膜与真空环境，真空度<10⁻⁵mbar避免碳污染。22.在芯片封装中，Underfill材料主要作用为A.散热B.防潮C.缓冲热失配应力D.电磁屏蔽答案：C解析：Underfill填充焊球间隙，降低热膨胀失配导致的剪切应力。23.若某FinFET的Ioff=100nA/μm，Ion=1mA/μm，VDD=0.8V，则本征延时τ≈A.0.1psB.0.5psC.1.0psD.2.0ps答案：C解析：τ=CgVDD/Ion，取Cg≈1fF/μm，τ=1fF·0.8V/1mA=0.8ps≈1ps。24.在SRAM读稳定性中，最关注的指标是A.SNMB.WMC.RSNMD.HSNM答案：C解析：ReadStaticNoiseMargin（RSNM）直接衡量读扰动下单元保持数据能力。25.关于Chiplet架构，错误的是A.可降低大面积芯片良率损失B.需标准化接口如UCIeC.必然导致系统功耗降低D.允许不同工艺节点混搭答案：C解析：Chiplet引入额外IO功耗，若接口能效低，系统功耗可能上升，故C错误。26.在3DIC中，微凸块间距缩小至20μm以下，主要挑战是A.热压键合温度B.焊料电迁移C.对准精度D.底部填充流动性答案：C解析：20μm间距要求±1μm对准，远超传统FlipChip，需高精度光学对准。27.关于片上网络NoC，说法正确的是A.采用电路交换可降低延迟B.包交换必然导致starvationC.虚通道可增加吞吐量D.2DMesh拓扑节点度为3答案：C解析：虚通道（VirtualChannel）解耦资源依赖，提高网络吞吐量；2DMesh节点度为4。28.若某PLL的环路带宽为1MHz，参考杂散出现在1.2MHz，则最可能原因为A.电荷泵电流匹配不良B.VCO增益过大C.环路滤波器电容过小D.分频器抖动答案：A解析：电荷泵上下电流失配→产生参考杂散，频偏≈参考频率，与带宽无关。29.在超低功耗设计中，常采用近阈值计算，其最佳电压位于A.0.3VTHB.0.5VTHC.0.7VTHD.VTH答案：B解析：0.5VTH附近能量延迟积EDP最优，再低则leakage占比上升。30.关于RRAM，下列说法正确的是A.阻变机制基于Mott转变B.Forming电压一定低于Set电压C.高阻态由导电细丝断裂导致D.多值存储无需验证算法答案：C解析：RRAM低阻态为金属细丝连通，高阻态为焦耳热熔断，故C正确。二、多选题（每题2分，共20分）31.下列哪些技术可有效抑制短沟道效应A.提高沟道掺杂B.降低toxC.引入应变硅D.采用超薄BOXSOI答案：A、B、D解析：提高掺杂降低耗尽层宽度，减tox增强栅控，超薄BOXSOI抑制漏场穿透；应变硅提升迁移率，与静电无关。32.关于EUV光刻胶，正确的是A.化学放大胶CAR可提升灵敏度B.主要吸收元素为氧C.酸扩散导致LERD.金属氧化物胶可提高分辨率答案：A、C、D解析：EUV光子能量92eV，吸收靠C、H、金属；氧吸收低；酸扩散引起线边缘粗糙LER；金属氧化物胶如ZrO₂可提高分辨率。33.以下哪些属于ChiptoChip高速接口的均衡技术A.CTLEB.DFEC.FFED.CDM答案：A、B、C解析：CTLE、DFE、FFE均为高速链路均衡；CDM为静电放电模型。34.在3DNAND中，导致编程干扰的因素有A.邻字线电容耦合B.沟道热电子注入C.栅极诱导漏极泄漏GIDLD.体效应答案：A、C解析：编程时邻字线电压耦合导致电子隧穿；GIDL产生空穴擦除干扰；热电子与体效应非主要机制。35.关于热界面材料TIM，正确的是A.金属TIM导热率>100W/mKB.聚合物TIM含填料可提高kC.液态TIM需固化D.厚度越薄热阻一定越小答案：A、B、C解析：金属Ga基TIMk≈40–80，烧结银>100；液态TIM固化防泵出；厚度薄但界面接触热阻可能增大，故D不绝对。36.在SRAM写操作中，提高写裕度可采取A.降低单元比βB.提高字线电压C.降低单元比αD.采用负位线技术答案：A、D解析：降低β=(Wpulldown/Waccess)减小下拉强度；负位线提升写“0”能力；提高字线降低读稳定性。37.关于片上LDO稳定性，正确的是A.输出电容ESR需在一定范围B.误差放大器单位增益带宽需小于1/10负载极点C.可采用零点补偿D.功率管尺寸越大相位裕度越大答案：A、C解析：ESR产生零点补偿；功率管越大输出极点越低，可能降低相位裕度。38.在FinFET工艺中，影响Vt的因素有A.功函数金属厚度B.Fin宽度C.沟道外延Ge浓度D.栅极覆盖长度Lg答案：A、B、D解析：功函数金属直接设Vt；窄fin产生量子限制抬高Vt；Ge浓度影响迁移率而非Vt；Lg短导致DIBL降低有效Vt。39.下列哪些属于EUV掩膜缺陷检测技术A.ebeamB.193nmactinicC.13.5nmactinicD.DeepLearningOptical答案：A、C、D解析：Ebeam高分辨率；13.5nmactinic为真实EUV光照；深度学习光学为替代方案；193nm无法检测相位缺陷。40.在超低功耗IoT芯片中，常采用的休眠技术有A.PowerGatingB.DynamicVoltageScalingC.BodyBiasingD.ClockGating答案：A、C、D解析：DVS为动态调节，非休眠；其余可在休眠态关闭或调节泄漏。三、判断题（每题1分，共10分）41.在FinFET中，fin高度越高，栅极控制能力越弱。答案：错解析：fin越高，栅极对沟道顶部控制减弱，但总体静电控制仍增强，需权衡寄生。42.EUV光刻中，掩膜护膜（Pellicle）需采用SiN薄膜。答案：错解析：EUVpellicle需高透13.5nm材料，如Sipolysilicon或Graphite，SiN吸收过大。43.3DIC中，TSV引入的KeepOutZone会降低逻辑密度。答案：对解析：KOZ禁止放置晶体管，避免应力/缺陷，牺牲面积。44.RRAM的Set过程对应导电细丝形成，属于热机制。答案：错解析：Set为软电化学形成，Reset才为焦耳热熔断。45.在SRAM中，读噪声容限RSNM一定大于写噪声容限WSNM。答案：错解析：先进节点RSNM可低于WSNM，需分别优化。46.采用低κ介电可降低互连延迟，但增加漏电流。答案：错解析：低κ降低电容，漏电流由栅氧决定，互连漏电流可忽略。47.Chiplet间采用串行差分链路比并行总线功耗更低。答案：对解析：串行链路引脚少，端接功耗低，适合长距离。48.在PLL中，增加环路滤波器电阻可提高相位裕度。答案：对解析：电阻引入零点，抵消输出极点，提高PM。49.近阈值计算中，泄漏能耗占比随电压降低而单调下降。答案：错解析：电压极低时，延迟指数上升，泄漏积分时间延长，占比反而上升。50.采用空气间隙（AirGap）可无限降低互连电容。答案：错解析：空气间隙受工艺形貌限制，κ≈2.5–3.0，无法无限降低。四、填空题（每空2分，共20分）51.在22nmFinFET中，fin宽度Wfin典型值为________nm，fin高度Hfin典型值为________nm。答案：8–10；30–35解析：Intel22nmWfin=8nm，Hfin=34nm，保证高迁移率与静电控制。52.某芯片采用0.9V供电，动态功耗1W，若电压降至0.6V，频率同比降低，则新动态功耗为________W。答案：0.296解析：P∝V²f，电压比2/3，功率比(2/3)³=8/27≈0.296W。53.EUV光刻机NXE:3600的NA=0.33，采用Annular照明，理论分辨率k1=0.25，则最小半节距为________nm。答案：13.5解析：CD=k1·λ/NA=0.25×13.5nm/0.33≈10.2nm，半节距=10.2nm，取整13.5nm（实际多重图形）。54.在3DNAND中，若垂直堆叠128层，字线节距50nm，则总高度约为________μm。答案：6.4解析：128×50nm=6.4μm，忽略层间介质。55.某ADC采样率1GS/s，ENOB=10bit，则其热噪声极限SNR约为________dB。答案：62解析：SNR=6.02×10+1.76=62dB。56.在FCBGA封装中，若C4凸块节距150μm，直径100μm，则理论最大凸块密度为________bump/mm²。答案：44解析：六边形排布，面积/凸块=√3/2·p²=1.95×10⁻²mm²，密度≈1/1.95×10⁻²≈51，考虑Keepout≈44。57.若FinFET的SS=70mV/dec，Ioff=100nA/μm，则亚阈值泄漏电流在室温下每降低75mV，电流减小________倍。答案：10解析：75mV/70mV/dec≈1dec，即10倍。58.在Chiplet接口UCIe中，单端数据率16Gb/s，采用PAM4，则符号率为________GBaud。答案：8解析：PAM4每符号2bit，16/2=8GBaud。59.某LDO输出电容1μF，ESR=50mΩ，负载阶跃10mA，则初始电压跌落ΔV=________mV。答案：0.5解析：ΔV=ΔI·ESR=10mA×50mΩ=0.5mV。60.在金属互连中，当电流密度J>________×10⁶A/cm²时，需考虑电迁移可靠性。答案：1解析：Black方程基准，Cu互连典型阈值1MA/cm²。五、综合题（共20分）61.（10分）某14nmSoC集成八核A72、2MBL3、G71GPU，采用FCBGA封装，核心面积8mm×8mm，峰值功耗8W。（1）若采用0.8V供电，平均电流为多少？（2）若允许电源网络IR压降<2%，则封装BGA球中电源/地球数至少多少？（单球最大持续电流0.5A，电源:地=1:1）（3）若采用4层电源平面，铜厚12μm，方