2025年FPGA集成电路设计与应用综合题库解析及实战面试攻略

FPGA/集成电路

笔试面试题解答

本次更新日期10月12日

27个笔试面试题

连载更新。。。

他人连载小说，我们连载FPGA/集成电路笔试面试题解答视频！

一点一滴的积累，坚持获得成绩！

明德扬潘老师历经数年精心整顿历年各大企业（如海华、大禧、中兴、展讯

等名企）笔试面试题，每道题均有已录制好的详细的解答视频+举一反三的解题

技巧。

届时我们将不停地更新和补充最新的笔试面试题（解答视频），欢迎大家关注

Writeasequenceof3-bitgreycode.Canyouderiveageneralequationtoconvertbinarytogrey

code?[AMD]

【解答视频序号：08310001】

怎样将一种single-bil信号从快时钟域送到慢时钟域，或慢送到快？Mulli-bit信号呢？

[AMD]

【解答视频序号：08310D02]

设计一种计算持续LeadingZeros个数的电路。输入8-bii,输出4-bi1。[AMD]

000010000100

001000100010

100010000000

可以parameterize你的设计吗？其hardware是什么样子的？

【解答视频序号：09090001】

出下面两个状态机的逻辑综合图，并阐明两种写法的优缺陷！［凹凸］

always@{posedgeelkornegedgerst)

if(!rst)begin

staie<=0;

out<=4'b0000;

end

else

case(state)

0:begin

state<=l;

out<=4'b0000:

end

l:begin

state<=0;

Out<=4'b000i;

end

endcase

always@(posedgeelkornegedgerst)

if(!?st)

第一段代码速度上比较快，但所占资源多：第二段恰好相反，只用了一种寄存器，但

Timing会差点。所谓可读性，我觉得在这里没什么区别，关犍还是硬件实现上的区别。

我的观点是：二段式的状态机将组合逻辑和时序逻辑分离开，便于综合工具进行分析。

Is各位说的,只是基于这两个例子不过题目是有关状态机的写法的优缺陷这是我的观点。

【解答视频序号：09090002】

设计地址生成器。[nVidia]

规定依次输出如下序列：

0,8,2.10.4,12.6,14,1,93,11,5,13,7,15,

16,24,18,26.....................31,

32,40.34,42.....................47,

48,56,50,58.....................63,

64,72,66,76.....................79

【解答视频序号：09090003】

假设存在positiveclockskew为10ns,问最高电路频率。[SIRF]

能容忍的最大positiveclockskew

能容忍的最大negativeclockskew

positiveclockskew：DFF2的clock比DFF1的来的晚

negativeclockskew：DFF2的clock比DFF1的来的早

Tsciup=1nSThold=lnSTdk-X|=lns

【解答视频序号：09090004】

阻塞赋值和非阻塞赋值的区别[Trident]

always@(posedgcelk)always@(poscdgcck)

beginbegin

b=a;b<=a;

c=h:c<=b:

endend

上面两段代码的硬件构造是怎么样的？

【解答视频序号：09090005】

化简代码使硬件尽量少[Trident]

always@(seioraorborc)

if(sel)

y=a+b;

else

y=a+c;

【解答视频序号：09090006】

下面哪种写法会产生latch?为何？[SIRF]

always@(*)beginalways@(*)beginalways@(bord)

if«l)if(d)case(d)

a=b;a=b;2,b00:a=b»l;

endelse2'bll:c=b»l;

a=a;default:

endbegin

a=b;

c=b;

end

endcase

always@(bord)bcginalways@(bord)begin

a=b;case(d)//synopsysfulLease

c=b;2'b00:a=b»l;

case(fl)2'hl1:c=h»1;

2'bOO:a=b»l;endcase

2'bll:c=b»l;end

endcase

end

【解答视频序号：09090008】

从仿真的角度设计测试1024-depth的SRAM能否正常工作的环节或过程，功能：有10位的

读写指针，并且读操作与写操作可以同步进行，负责读和写的部分由一种控制器控制。

【解答视频序号：09110002】

I.报文替代ID的功能

〃■w

//e*・E”

〃■入t»，s弓

,rvpw.

z/3入ef・■收

'.FM

Z/上BW

4n^w<[7O).//工控gRAMym.

inpot17O]*.//川regRAMTW

上惶gRAM

rrvpwt

/Z・出

outputt_o//

hdr_o//m»j晅包去儡**

OVt#>wt//

RAMg遣戚廷而为I个”种府期・我格口信弓如b*

wxiMler•0(

•npot.rclock.//RAM与IMS

Input(7.OJ-r.ddr.ss.//RAM胃阳地

inpotWren.〃RAMF任能

input[7;O]data.〃RAM月效讴

rdclock.//RAMiftrtW

input

infxrt[7:Ojrd«ddro»3.//RAM馔地hl

读使睡

inputrdon.//RAM

：〃读数艇

output£7O]QRAM

）；

委求『

1）描述清整模块的设计思路说明上位机设置RAM表的效讴性式'

2）先成V.riioMHDL或者5«1•代码•

3）筒述球模块由上位s机实时设置映射RAM表可能带家的⑹3.如何处理

【解答视频序号：09110003】

2.flip-flop和laich的区别，rtl中latch是怎样产生的[SIRF]

【解答视频序号：0911】

3.多时钟域设计中，怎样处理跨时钟域信号？[SIRF]

【解答视频序号：0912】

4.锁存器比寄存器省面积，但为何在IC设计中一般使用寄存器？[SIRF]

【解答视频序号：0913】

5.用verilog/vhdl写一种fifo控制器（包括空，满，半满信号）,（飞利浦一大唐笔试）

reg[N-l:0]memory[0:M-1];定义FIFO为N位字长容量M

【解答视频序号：09250001】

6.FPGA的片上RAM资源，可以在设计中如下哪些应用？

a、ShiftRegisterb、ROM

c、RAMd、FIFO

【解答视频序号：09250002】

7.下列哪些属于时钟约束？

a、set_false_pathb、set_input_path

c、set_max_delayd、set_multicyclepath

【解答视频序号：09250002】

8.FPGA可以有哪些工艺？

a、SDRAMb、SRAMc、EEPOMb,DDRe、FLASH

【解答视频序号：09250002】

9.下列哪些选项是FPGA设计中必须的设计约束？

a、管脚约束b、跨时钟域约束

c、时钟周期约束d、片上RAM位置约束

【解答视频序号：09250002】

10.判断：FPGA中，需要一种1MByte的存储空间，用片上RAM实现即可。

【解答视频序号：09250002】

11.判断：Latch和Register的构造是不•样的，Latch是电位控制器件，Register是时序

控制器件。

【解答视频序号：09250002】

12.论述如下数字电路中时钟属性：(1)Jitter：时钟抖动(2)clock_skew：时钟偏移。

问题：这两个不一样吗？

【解答视频序号：0925()002】

13.分析时序汇报

335.下面是一条湾境空会带相关向区

Startpoint:sxO_0SYSDmput_mtp(risingedge-triggeredfl/p-flopclockbyvplll),

Endpomt:sxO_OSYSDoutpnt_mip(risingedg^triggered为3opclockby\plll)

Pathgroup:vplll.

PointfuioutcaptrammcrPath.

ClockxpUl(risingedge)0.0000.000.

ClockMtworkchl2>>(propjLfat・d)0.0800.080

sxO-QSYSDinput_mtpcp(DFCSNDl)0.0060.000O.OSOr，

sxO_O.SYSDinput_mtpQ(DFCSND1)0.0050.091&0.171f.

sxOQSYSnl(net)10.001■

ccOQSYSrolIO(\RJX2D1L\T)0.0050.000&o.nif.

sxOOSYSfbcontrolZ(MUX2D1L\T)0.0060.022&0.193f

sx0_0.SYSn2(net)10.001i

DCOaSYSfbntpio^JUXSDlLVT)0.0090002&0.195f

sx0_aSYSfb_ntpZ(MUX2D1L\T)0.0200.043&0.238f

5x0_0,'SYSa3(net)10.001■

sx0_0SYSDautput_mtpIXDFCSND1)0.0200.001&0.239f

mix'lltime0.239,

Clockvpin(ri£mgedge)0.0000.000

飞’