第四章 主存储器.ppt

1、第四章 主存储器,4.1主存储器在全机中的中心地位,（1）存放正在执行的程序和数据。 （2）DMA技术和I/O通道技术，在存储器和I/O设备之间直接传送数据。 （3）多处理机共享存储器。,主存储器是能由CPU直接编程访问的存储器，它存放需要执行的程序与需要处理的数据。常称为内存。,4.2主存储器的分类,随机存储器（RAM）:可随机访问任一单元，访问时间固定 。 所谓随机存取的含义有两点： 1、可按地址随机地访问任一存储单元，如可直接访问0000单元，也可直接访问FFFF单元；CPU可按字节或字存取数据，进行处理； 2、访问各存储单元所需的读/写时间相同，与地址无关。,4.2主存储器的分类,只读

2、存储器（ROM）:只能读，不能写，存放固定不变的程序。 PROM:可编程的只读存储器 一次性写入的存储器，写入后，只能读出其内容，而不能再进行修改。EPROM:紫外线可擦除可编程只读存储器。E2PROM:电可擦除可编程只读存储器。,4.3主存的主要技术指标,主存容量：存储单元的个数，单位可是字节或字。例如：微机常用128MB(兆字节) 存储器存取时间：存储器完成一次操作（读或写）的时间。 存储周期时间：启动两次独立操作的时间间隔，略大于存储器存期时间。,4.4 主存的基本操作,CPU,AR,DR,主存储器,AB,DB,CB,主存与CPU的联系,3,静态存储器：双稳态触发器构成，就可以保存信息,

3、动态存储器：利用电容存储信息，工艺上存在电荷泄露，需要定时刷新。,是否需要刷新,而我们常说的RAM有MOS型静态存储器和MOS型动态存储器。,4.4.1静态存储器SRAM,(1)构成 六管构成，T1T4构成触发器，T5、T5为地址选择开关。T1导通T2截止表示“1”，相反表示“0”。,(2)读写 读字选择线送来地址信号，单元被选中，T5、T6导通。据位线1和位线2的负脉冲出现的状况来确定存储的是“1”还是“0”。 写同样，字选择线送来地址信号，单元被选中，T5、T6导通。位线1和位线2分别送0，1或1，0，迫使触发器改变状态。,只要不断电，静态存储器的信息是不会丢失的。,T1、T2为MOS管触

4、发器，能稳定地记忆二进制信息,通过X、Y译码选择信号，控制T5、T6、T7、T8管导通，可将所存信号读出，或写入新的信息。 ,SRAM读写周期,总线的正确连接仅完成了存储器的静态设计，而要使存储器可靠工作还需正确匹配CPU与存储器的工作时序，即完成动态的设计。,存储芯片读写时序要正确匹配时序，必须了解CPU和存储芯片的工作时序。读周期：地址有效CS有效数据输出CS复位地址撤销写周期：地址有效CS有效数据有效写命令有效（数据输入）CS复位地址撤销,存储器读/写工作过程,读操作： 在CPU控制下，将需要读出的存储单元的地址码通过地址总线送至存储器地址寄存器中；(地址有效) 存储器地址译码器将该地址

5、编码译成相应的地址选择线信号，选中指定的存储单元 CPU的读命令信号经控制电路转换成存储器的读操作，将存储单元的内容读出送数据寄存器；（读命令有效） 在CPU的控制下，将存储器数据缓冲寄存器内容经数据总线，送到指定的其它计算机部件中，完成存储器的读操作。（数据输出 ）,写操作： 在CPU控制下，将需要写入的存储单元的地址码通过地址总线送至存储器地址寄存器中；（地址有效） 存储器地址译码器将该地址编码译成相应的地址选择线信号，选中指定的存储单元； 在CPU控制下，将需要写入存储器的数据送入存储器数据缓冲寄存器中；（数据有效） CPU的写命令信号经控制电路转换成存储器的写操作，将数据缓冲寄存器的内

6、容读出并写入指定的存储单元，完成存储器写操作。（写命令有效（数据输入）,表示：例如161,16：16个存储单元，即可存储16个二进制数，进而确定地址线的数目为4位。1： 输出为1位。,一般来说，存储单元被排列成44阵列，地址线就变成2位行地址线，2位列地址线。,动态存储器,三管,单管,R,W,T2,T3,T1,VDD,CS,D,S,G,CD,DRAM存储元,DRAM是靠栅极电容存储信息的，由于电容会漏电，所以需定期进行刷新，维持原有信息。,DRAM芯片是依靠电容上存储电荷来暂存信息的。电容上存储的电荷会逐渐泄漏，因而需要定期地进行刷新，即对原存信息为1的电容补充电荷。 再生：电容上的电荷随时间

7、的增加会漏掉，为了避免丢失信息，应在电荷漏掉之前重新补充，这个过程叫再生。动态存储器是依靠读出方式再生的，接再生放大器。（重写：读出是破坏性的，须重写）,DRAM刷新方式, 集中式-正常读/写操作与刷新操作分开进行，刷新集中完成。 特点：存在一段停止读/写操作的死时间 适用于高速存储器。 分散式-将一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。特点：不存在停止读/写操作的死时间 但系统运行速度降低 异步式-前两种方式的结合，每隔一段时间刷新一次，保证在刷新周期内对整个存储器刷新一遍。,刷新周期：上一次刷新结束到下一次刷新结束,比较,DRAM存储单元简单，容量大，价格便宜，功

8、率低，功耗大。 SRAM的集成度高，功耗小，它一般作为高速的低容量的存储器。,动态存储器的刷新,目前多数DRAM芯片需要在2ms以内全部刷新一遍，即全部刷新一遍所允许的最大时间间隔为2ms，称为最大刷新周期。 对整个存储器来说，各存储芯片可以同时刷新。 对每块DRAM芯片来说，则是按行刷新，每次刷新一行，所需时间为一个刷新周期。 如果某存储器有若干块DRAM芯片，其中容量最大的一种芯片的行数为128,则在2ms之中至少应安排128个刷新周期。,动态存储器的刷新,这样主存储器需要两种状态。一种是读/写/保持状态，由CPU（或其他控制器）提供地址进行读写，或者不访问主存。 另一种是刷新状态，由刷新

9、地址计数器逐行的提供行地址，在2ms周期中不能遗漏任何一行。,刷新方式,集中刷新方式 特点：在2ms间隔内集中地安排若干刷新周期，其余时间可用于正常工作状态即读/写/保持。 此刷新方式的优点是主存利用率高，控制简单；缺点是在连续、集中的这段刷新周期中，不能使用存储器，因而形成一段死区。,刷新方式,分散刷新方式 特点：将每个存取周期分为两部分，前半期可用于正常读写或保持，后半期用于刷新。也就是将各刷新周期分散地安排在读写周期之后。 此刷新方式的优点是时序控制简单，主存没有长的死区；缺点是主存利用率不高，速度大约降低一半。这是因为每个存取周期包含一个刷新周期，增加1倍时间。,半导体存储器的逻辑结构

10、与设计,设计存储器时，需要先明确所要求的总容量这一技术指标，即字数位数。 字数可编址单元数，常简称单元数。 如果主存按字节编址，即每个编址单元8位。 大多数计算机都允许按字节访问。 当计算机字长超过8位时，为了提高存取速度，有的主存既允许按字节编址，也允许按字编址。 按字编址时则需要确定每个字多少位。通常都让字长为字节的整数倍。,半导体存储器的逻辑结构与设计,需要确定可供选用的存储芯片，即什么类型、型号的存储芯片，每片的容量是多少。如果每片容量低于总容量，就需要用若干块芯片组成。相应地，可能存在位数与字数的扩展问题。 位扩展 字数（编址空间）扩展 字位扩展,位扩展,位扩展指的是用多个存储器器件

11、对字长进行扩充。 位扩展法-当存储芯片所能提供的数据位数不能满足存储器的字长要求时，采用位扩展法进行扩展。 各个芯片的数据线不能满足要求，并联相接。 方法： （1）各芯片的数据线分别接到数据总线的各位上（黄线）； （2）各芯片的地址线并联在一起，连到相应的地址总线各位（粉红线）； （3）各芯片的控制线并接在一起，连到相应的控制线上（红线）；,如果每片的字数不够，需用若干芯片组成总容量较大的存储器，称为字数扩展。 采用多片串联的方法，扩大容量。,方法： 将各存储芯片片内地址线（图示为：A17-A0）、数据线、读/写控制线并联，接到相应的总线上； 将地址线的高位（图示为：A20-A18）送地址译码

12、器产生片选信号，接各存储芯片的CS端，以选择芯片。,字扩展,字位同时扩展法-用容量为MN位的存储芯片设计容量为LK位的存储器（ML，NK），需要字向、位向同时进行扩展。 共需存储芯片数为：(L/ M ) ( K / N ),例：用256K8位的存储芯片设计容量2048K32位的存储器。,解：需存储芯片数为：（2048K / 256K） （32 /8） = 84=32（片） 由每组四片存储芯片完成位扩展； 八组这样的存储芯片完成字扩展。,字位扩展,练习,现有10241静态芯片，欲组成64K8位存储容量的存储器。试求需要多少片RAM芯片？多少芯片组？多少根片内地址选择线？多少根芯片选择线？ 现有1

13、6K1位的动态存储器芯片若干，欲构成64K8位的存储器。试求： （1）所需动态RAM芯片片数？ （2）两次刷新的最大时间间隔是多少？设该存储器读/写周期均为0.5us。若采用集中刷新方式，对全部存储单元刷新一遍所需的实际刷新时间是多少？正常读/写的时间是多少？,1.解：64K8/10241=512片。 每个芯片组应为10248,故需要8片，共需要的芯片组数为512/8=64. 片内地址线为P1=log21024=10。存储器地址线为Plog265536=16。故芯片选择线应为P2=P-P1=16-10=6.,2.解：组成16K8的芯片组需要8片RAM芯片，组成64K8的存储器需要64K/16K

14、=4个芯片组，所以共需要48=32片DRAM芯片。 动态存储器两次刷新的最大时间不应超过2ms。 采用集中式刷新方式。由于DRAM芯片为16K1位，所以内部存储矩阵为128行128列，刷新工作是按行进行的，故只对128行进行刷新，即刷新时间需要128个写周期。根据给定条件，所需的刷新时间为0.5us128=64us。在64us的集中刷新时间内不对存储器进行正常读/写操作。由此可知，正常读/写的时间是2ms-64us=1936us。,主存储器的校验方法,从主存中读到的代码是否正确无误，对计算机能否正常工作至关重要。 通常来说，校验的方法是让写入的信息符合某种约定的规律，在读出时检验读出信息是否仍

15、符合这一约定规律，如果符合，则基本上可判定读出的信息正确无误。 现在使用的校验方法，大多采用冗余校验思想。,主存储器的校验方法,其主要思想为：将待写入的二进制代码，在写入时增加部分代码，称为校验位，将待写的有效代码和增加的校验位一起，按约定的校验规律进行编码，获得的编码称为校验码，全部写入主存。读出时，对读出的校验码（其中包括有效代码和增加的校验位）进行校验，看它是否仍满足约定的校验规律。,主存储器的校验方法,由若干位代码组成一个字，称为码字。 将两个不同的码字逐位比较，代码不同位的个数称为这两个码字间的距离。 任何两个码字间的距离可能不同，将各合法码字（非出错的码字）间的最小距离称作这种码制

16、的码距。 常用的8421码是一种编码体制，它的码距d1。,主存储器的校验方法,增加校验位后，代码组合数增加，但我们只取其中符合校验规律的合法代码，将不符合校验规律的视为出错代码。 从信息量角度看，合法代码之间的距离增大，就有可能分辨合法代码与出错代码，并有可能判断该出错代码靠近哪个合法代码，因而确定可能是哪位出错，将它变反纠正为正确的合法代码。,奇偶校验,其思想是：根据代码字的奇偶性质进行编码与校验，有两种可供选用的校验规律： 奇校验使整个校验码（有效信息位和校验位）中“1”的个数为奇数； 偶校验使整个校验码中“1”的个数为偶数；,主存储器的校验方法,根据主存是按字节编址或是按字编址的不同，以字节或字为单位进行编码，每个字节（字）配一个校验位。 如果两个有效信息代码字之间有一位不同（至少一位不同），则它们的校验位也应不同，因此奇偶校验码的码距d=2。 从所采用的奇偶校验规则看，只要是奇数个位出错，都将破坏约定规律，因而这种校验方法的查错能力为：能发现奇数个错。如果是偶数个错，不影响码字的奇偶性质，因而不能发现。,举例,例： 待编有效信息 10110001 奇校验码（配校验位后） 101100011 偶校验码（配校验位后） 101100010,奇偶校验逻辑,现在以偶校验为例说明，逻辑电路可用若干异或门构成，如图所示：,编码,编码即写入时