一种栅耦合esd保护电路的研究

一种栅耦合esd保护电路的研究

1抗esd特性集成电路技术已经发展到深度为亚洲和微观级别。装置的物理尺寸随着时间的推移而逐渐减小，静电放电（esd）对电路的影响也越来越大。据统计,有近40%的集成电路失效是由静电放电引起的。ESD作为集成电路可靠性分析中的一个主要失效机理,其引起的损伤已经成为当前CMOS集成电路的致命威胁,ESD设计及失效分析也已成为集成电路可靠性研究的重要课题之一。在目前先进的工艺下,最常用的ESD保护电路结构仍然是基于栅极接地NMOS管(GGNMOS)和栅控晶闸管(SCR)等,其中多指条MOSFET的抗ESD设计及ESD触发均匀性问题仍然是集成电路抗ESD设计的难点和重点。单管GGNMOS的抗ESD性能主要体现在寄生NPN管的导通泄流能力。图1所示为GGNMOS及寄生NPN结构,其I-V特性曲线表示在导通泄流的各个区域内电流电压的变化。本文分析了GGNMOS结构ESD保护电路的工作原理,以及影响其性能的相关因素,对设计的电路结构在UMC0.6μm-30VBCD工艺条件下实现了测试仿真,并对ESD试验结果进行了分析和讨论。2电流密度过大造成的试验失败当加ESD正向脉冲时,高静电电压加在漏结上(N+/P),该结反偏,器件进入高阻抗状态,直到达到雪崩击穿(一次击穿)电压为止。在图1中,对应一次击穿电压为Vt1,在耗尽区产生电子-空穴对,电子被漏极接触电极收集,而空穴被衬底接触电极收集。衬底寄生电阻RSUB的存在使衬底电压升高,当达到能使源极PN结正偏时,电子从源区注入漏区。此时,NMOS管内部的寄生双极型NPN管开启,GGNMOS进入微分负阻区,电压从Vt1下降到寄生NPN导通维持电压Vh。此时,由正向导通的寄生双极型NPN泄放ESD电流,MOSFET漏-源电压降至接近寄生的双极型晶体管的集电极-发射极导通电压。当电流继续上升,在漏端的碰撞离化点附近大的载流子密度使得电流密度非常大,产生局部“热点”;当流过器件漏端的电流密度过大,就会造成不可恢复性热击穿。通常,漏端的热击穿点位于栅边缘附近,热击穿对应的击穿电压为二次击穿电压Vt2。合理的设计是单指条MOSFET二次击穿电压Vt2大于开启电压Vt1,在已触发的指条进入二次击穿之前,ESD应力引起的电压将再次超过MOSFET的开启电压,第二根指条被触发,与第一根指条一起泄放ESD大电流,这样进行下去,直至整个叉指GGNMOS阵列导通。ESD应力作用下的GGNMOS工作原理就是利用瞬间崩溃(Snapback)效应来箝位瞬态高压并泄放电流的。该传导模式具有箝位电压低和导通电阻小的优点。单管箝压泄流能力有限,GGNMOS能够通过的电流与其栅宽有关,通常会采用栅宽较大的MOS管并按多指交叉形结构版图布局来提高ESD防护能力。但是,研究发现,ESD防护能力并不是随着叉指的增多而成比例地增加。实际上,总是会有一个或几个叉指的寄生三极管率先导通并泄放掉大部分瞬时大电流,容易使这几个率先导通的指条出现过压击穿。因此,实际的ESD防护性能会降低。为克服这种不均匀导通的情况,在版图设计中采取一种利用栅漏交叠区的结扩散电容作耦合元件。当有ESD电压出现时,由于电容耦合作用,瞬间的电压变化会使MOS管的栅极电压跟着上升。因为MOS管栅极上的耦合电压,所以大尺寸元件的分支会被一起导通而进入瞬间崩溃(Snapback)区域,对电压进行箝位。由于每一个分支都被同时导通,ESD能量被均匀地分散到每一个分支,从而有效地提高其ESD防护能力。本文的ESD保护电路主要用于芯片I/Opad的防静电保护,在实际芯片中的布局如图2所示,这样可以有效防止来自I/Opad和电源VDD等位置的ESD电压脉冲对内部电路的损害。图3为栅极接地多指形MOSFETESD保护电路结构,条目数量可以根据实际需求扩展,从而满足不同等级的ESD防护要求。3抗esd性能从上面的分析可以看到,nMOSFET的抗ESD强度是由其寄生横向NPN晶体管决定的。对确定的ESD耗散功率而言,横向NPN的工作性能依赖其电流增益β、雪崩倍增因子M以及衬底有效电阻Rsub;GGNMOS在自偏压模式下,横向NPN的电流增益与开启电压Vt1和维持电压Vh之比成正比。横向NPN导通时,M、β和Rsub由(1)、(2)、(3)式确定:M=(β+1)IDβ(ID−Isub)(1)Μ=(β+1)ΙDβ(ΙD-Ιsub)(1)β=1(M−1)−M(Isub/ID)(2)β=1(Μ-1)-Μ(Ιsub/ΙD)(2)Rsub≈0.8/Isub(3)式中,ID是漏极电流,Isub是衬底电流。Rsub主要由衬底掺杂浓度及衬底接触的位置等工艺参数决定,在设计中很难改变,因此,要提高nMOSFET的抗ESD强度,重点需要考虑M和β的影响。对确定的ESD电流,较小的雪崩倍增因子以及较大的电流增益可以得到更好的抗ESD强度。这是因为雪崩倍增因子越大,产生的电场越高,局部温度就越高,nMOSFET就越容易损坏。影响GGNMOSESD性能的因素有很多,主要有衬底掺杂浓度、栅长L、衬底接触孔到栅极距离、栅极到源极和到漏极接触孔距离等。另外,还有诸如GGNMOS的源/漏端发生热击穿、衬底等效电阻等都会对GGNMOS的ESD性能有一定影响。衬底浓度的大小对于一次击穿电压Vt1影响较大。衬底浓度越低,Vt1就越低,这是由于第一次击穿是主要集中在漏极处的雪崩击穿,故衬底浓度越小,与漏极形成的反向PN结的势垒宽度越宽,碰撞倍增次数越多,雪崩击穿也就越容易发生,这有利于提高器件的ESD性能。但是,一次击穿电压不能过小,若小于维持电压,即寄生晶体管的导通电压,则电压很小的时候ESD保护器件就开始导通,不利于内部电路工作。栅极长度L与性能的关系是,当栅长变长,Vt1和Vt2都将变大,但二次击穿电压相对于一次击穿电压来说变化小,且二次击穿电流It2随栅长L的增大而减少。这是由于大部分ESD电流都是通过寄生的NPN管导通释放的,栅长越长,寄生NPN管的基区宽度越大,基区渡越时间增加,发射效率和基区迁移系数减小,使寄生NPN管的电流增益减小,因此,GGNMOS器件的ESD性能也越差。实际设计中,GGNMOS管的栅长越小,工艺不稳定性对器件的影响也就越大,容易造成多指GGNMOS的非均匀触发以及热载流子可靠性等问题,从而导致ESD性能变差,所以设计时还应综合考虑。随着衬底接触孔-栅极距离(GBCS,GatetoBulkContactSpaces)增大,二次击穿电流It2呈增长趋势,到一定值后趋于定值。二次击穿电流It2随GBCS增大,是因为当GBCS增大时,相应的器件版图面积增加,因此器件散热面积增加,改变了整个器件的温度分布以及器件中的峰值温度。分析栅-漏极接触孔(GDCS,GatetoDrainContactSpaces)和栅-源极接触孔(GSCS,GatetoSourceContactSpaces)距离对ESD性能的影响,随着GDCS和GSCS的增加,二次击穿电流与二次击穿电压同时上升。这是由于在ESD应力下,电流触发不均匀,间距的增加缓解了电流集中效应,使栅极单指宽度上的ESD电流分布更加均匀,有助于提高二次击穿电流值。4人体放电模型因静电产生的原因和对电路放电方式的不同,常用的ESD模型目前有4类:1)人体模型(HumanBodyModel,HBM);2)机器模型(MachineModel,MM);3)器件充电模型(ChargedDeviceModel,CDM);4)电场感应模型(FieldInducedModel,FIM)。其中,在ESD事件中最常见的放电模型是遵循人体模型,人体放电模型(HBM)是指当带电人体去碰触芯片时,人体上的静电便会经由芯片管脚而进入芯片内,再经由芯片放电到地去。此放电的过程会在短时间(几百ns)内产生数安培的瞬间放电电流,此电流会把芯片内的器件烧毁。有关人体模型的测试标准,主要是依据美国军方ML-STD-883C标准中的方法3015.7进行测试,其等效测试电路图如图4所示。图中,C表示人体的等效电容100pF,人体的等效电阻R值为1.5kΩ;Ls(8μH)和Cs(1.5pF)分别表示寄生电感和寄生电容;VESD预充电电压。根据标准值为2000～3000V进行测试,脉冲上升时间小于10ns,延迟时间为150±20ns,脉冲时间间隔为1ns。图5是ESD保护电路测试结果。从结果来看,ESD泄放电流在一次击穿电压时达到的瞬时电流尖峰最大值Ipeak约为7A,随后,寄生双极型NPN管开启,电压从Vt1下降到寄生NPN导通维持电压Vh。稳定泄放电流维持在约3.5A,主要ESD电流冲击在约20ns内完成泄流,在约150ns后恢复到稳定状态。同时,还对进入芯片内部电路的功能信号实现了很好的保护作用,ESD瞬时峰值电压对正常信号的影响限制在1～2mV范围。图6是保护电路的HBM耐压击穿测试结果。5护电路测试仿真