2025年全国计算机等级考试(NCRE)四级计算机组成与接口样题及参考答案

2025年全国计算机等级考试(NCRE)四级计算机组成与接口样题及参考答案一、单项选择题（每题2分，共20分）1.某32位计算机采用小端方式存储，内存地址0x1000处开始存放一个32位无符号整数0x12345678，则地址0x1002处的字节内容是（）A.0x12B.0x34C.0x56D.0x782.某CPU的指令格式中，操作码占6位，地址码占3个字段各8位，该指令系统最多支持（）种不同操作，最大直接寻址范围是（）（按字节编址）A.64；256BB.64；2^24BC.32；256BD.32；2^24B3.下列关于RISCV指令集的描述中，错误的是（）A.采用固定长度32位指令格式B.所有运算指令的源操作数均来自寄存器C.支持大端和小端两种字节序D.基础整数指令集（RV32I）包含乘除法指令4.某计算机主存容量8GB，Cache容量64KB，块大小64字节，采用4路组相联映射。主存地址中，组号字段的位数是（）A.6B.8C.10D.125.某指令流水线有5个阶段（取指、译码、执行、访存、写回），各阶段延迟分别为2ns、3ns、4ns、5ns、1ns。忽略流水段寄存器延迟，该流水线的最大吞吐率是（）A.1/5nsB.1/4nsC.1/3nsD.1/2ns6.下列关于总线仲裁的描述中，正确的是（）A.链式查询方式中，离控制器越近的设备优先级越低B.计数器定时查询方式中，设备地址与计数器值相等时获得总线使用权C.独立请求方式中，仲裁逻辑复杂度低但响应速度慢D.三种仲裁方式中，链式查询的总线带宽利用率最高7.某磁盘转速7200转/分，平均寻道时间8ms，每个磁道有512个扇区，每个扇区512字节。读取一个连续16KB的区域（跨2个磁道），平均访问时间约为（）A.8ms+5000/7200ms+(16×1024)/(512×512)×(60/7200×1000)msB.8ms+(0.5×60/7200×1000)ms+(16×1024)/(512×512)×(60/7200×1000)msC.8ms×2+(0.5×60/7200×1000)ms+(16×1024)/(512×512)×(60/7200×1000)msD.8ms+(0.5×60/7200×1000)ms×2+(16×1024)/(512×512)×(60/7200×1000)ms8.下列关于I/O接口的描述中，错误的是（）A.并行接口的数据传输速率通常高于串行接口B.USB接口支持即插即用和热插拔C.VGA接口采用数字信号传输图像D.SATA接口通过差分信号减少电磁干扰9.某计算机采用微程序控制，控制存储器容量1024×32位，微指令中操作控制字段采用直接编码，共30个微命令，顺序控制字段需表示后继微地址。则顺序控制字段的最小位数是（）A.8B.10C.12D.1610.下列关于异常与中断的描述中，正确的是（）A.缺页属于硬件中断B.断点中断（如调试用的INT3）属于异常C.所有中断都需要保存程序计数器（PC）D.异常处理完成后一定返回原程序继续执行二、填空题（每空2分，共20分）1.8位补码表示的整数范围是______，1的补码表示为______。2.某浮点数格式：阶码4位（含1位符号位）移码，尾数8位（含1位符号位）补码，基数为2。则该浮点数能表示的最大正数是______（用十进制表示），最小绝对值正数是______（用2的幂次表示）。3.某CPU地址总线36位，数据总线64位，按字节编址。该计算机的最大主存容量是______GB，若采用64M×8位的DRAM芯片构成主存，至少需要______片。4.某指令系统有16种操作类型，采用扩展操作码编码，若三地址指令（3×10位地址）有8种，则双地址指令最多可以有______种（地址字段长度不变）。5.DMA方式下，数据传输的三个阶段是：______、数据块传输、______。三、简答题（每题8分，共32分）1.简述指令流水线中结构冒险、数据冒险、控制冒险的产生原因及常用解决方法。2.比较动态随机存储器（DRAM）与静态随机存储器（SRAM）的存储原理、速度、容量及应用场景。3.说明I/O端口独立编址与统一编址的区别，列举两种采用独立编址的总线标准。4.某计算机主存与Cache采用全相联映射，Cache块大小64字节，Cache容量256KB，主存容量8GB。若采用LRU替换算法，需要为每个Cache行设置几位的替换位？若改用组相联（8路），组号字段需几位？说明组相联映射相比全相联的优缺点。四、综合题（第1题16分，第2题12分，共28分）1.某16位CPU的数据通路结构如下：通用寄存器R0R7（16位）算术逻辑单元ALU（支持加、减、与、或运算）指令寄存器IR（16位，其中OP占4位，源寄存器S占3位，目的寄存器D占3位，立即数Imm占6位）程序计数器PC（16位）主存地址寄存器MAR（16位），主存数据寄存器MDR（16位）现有指令“ADDD,S,Imm”（功能：R[D]=R[S]+Imm），请完成以下任务：（1）画出该指令在取指阶段和执行阶段的数据通路流程图（用箭头表示数据流动方向，标注关键寄存器和部件）；（2）写出取指阶段的微操作序列（按顺序）；（3）若Imm为带符号数，说明如何检测加法溢出，需哪些电路支持？2.某嵌入式系统需要连接一个8位并行I/O设备（输入/输出可选），要求：支持查询方式和中断方式两种数据传输；中断请求信号高电平有效，中断类型号为0x20（8位）；I/O端口地址范围0x2000x203（4个端口）。（1）设计该I/O接口的逻辑结构（画出主要寄存器和控制逻辑）；（2）说明各端口的功能分配（至少3个端口）；（3）简述中断方式下，从设备发出中断请求到CPU响应中断的过程。参考答案一、单项选择题1.B2.B3.D4.C5.B6.B7.B8.C9.B10.B二、填空题1.128~+127；111111112.(12^7)×2^(2^31)=127×16=2032；2^15（阶码最小8，尾数最小正1.0×2^8→2^8×2^7=2^15）3.64（2^36B=64GB）；8（64GB=64×1024MB=65536MB，每片64MB，65536/(64×8/8)=1024？计算错误，正确：主存总容量64GB=64×1024MB=65536MB；每片容量64M×8位=64MB；数据总线64位=8字节，每次访问8字节，故需要8片并联组成64位宽度。总片数=65536MB/64MB×8=(1024)×8=8192？原题可能简化为按字节编址，64位数据总线需8片并联（每片8位），总容量64GB=64×1024×1024KB，每片64M×8位=64MB=64×1024KB，故总片数=(64×1024×1024)/(64×1024)×8=1024×8=8192。但可能题目设计时取近似，正确应为64GB=2^36B，每片64M×8位=2^26×8位=2^26B（因8位=1B），故总片数=2^36/2^26×(64位/8位)=2^10×8=8192。但可能题目期望答案为64GB=64×1024MB，每片64MB，故需要(64×1024)/64=1024组，每组8片（64位），总片数1024×8=8192。但可能题目简化，正确填空应为64GB；8192。但可能原题参数不同，此处可能正确为：地址总线36位→2^36B=64GB；数据总线64位=8字节，每片8位，故每8片组成64位宽度。主存总容量64GB=64×1024MB=65536MB，每片容量64M×8位=64MB（因8位=1B），故需要65536/64=1024组，每组8片，总片数1024×8=8192。（注：可能题目设计时简化，正确填空应为64；8192）4.168=8种操作码用于三地址，剩余操作码扩展。三地址指令用4位操作码的前8种（00000111），剩余8种（10001111）可扩展为双地址指令。双地址指令操作码长度=4+10=14位？不，扩展操作码是在地址字段中扩展。三地址指令：操作码4位（假设），地址各10位。总指令长度=4+10×3=34位？可能题目中指令长度固定，假设为4（操作码）+3×10（地址）=34位，当使用双地址时，操作码扩展10位，故三地址用前8种（00000111），剩余8种（10001111）可扩展为双地址，每个扩展10位，故双地址指令数=8×2^10=8192？但题目可能假设指令长度固定为操作码+地址字段，三地址指令操作码占x位，双地址占x+10位。正确计算：总操作码空间为2^N，N为操作码总位数。假设指令长度固定为L=操作码长度+3×地址长度。设三地址指令操作码长度为a，则a+3×10=L。双地址指令操作码长度为a+10（利用一个地址字段扩展），故三地址指令数≤2^a，剩余操作码数=2^a8，每个剩余操作码可扩展为2^10种双地址指令。题目中三地址有8种，故2^a≥8→a≥3。假设a=4（操作码4位），则剩余2^48=8种操作码，每个扩展10位，双地址指令数=8×2^10=8192。但题目可能期望简单扩展，答案为(168)×2^10=8×1024=8192？但可能题目中操作码总位数固定，正确答案为8×2^10=8192。（注：可能题目设计时简化，正确填空为8192）5.初始化（或预处理）；后处理（或结束处理）三、简答题1.结构冒险：因硬件资源冲突（如同一时钟周期需访问同一存储部件），解决方法：增加资源（如指令Cache和数据Cache分离）、暂停流水线（插入气泡）。数据冒险：因后续指令依赖前面指令的结果未完成，解决方法：数据旁路（转发）、暂停流水线（插入NOP）、重排指令顺序。控制冒险：因分支指令等改变PC值导致流水线预取错误，解决方法：分支预测（静态/动态）、延迟分支（调度分支指令后的无关指令填充）、流水线冲刷（清空错误预取的指令）。2.存储原理：SRAM利用触发器存储（6管），无需刷新；DRAM利用电容存储电荷（1管+电容），需周期性刷新。速度：SRAM更快（ns级），DRAM较慢（约10倍）。容量：SRAM集成度低（相同工艺下容量小），DRAM集成度高（容量大）。应用场景：SRAM用于Cache；DRAM用于主存。3.独立编址：I/O端口与主存地址空间独立，使用专用I/O指令（如IN/OUT），需I/O控制信号；统一编址：I/O端口与主存共享地址空间，使用访存指令访问，无需专用I/O指令。独立编址总线标准：x86的ISA总线、PCI总线（部分实现）。4.全相联Cache行数=256KB/64B=4096行，LRU替换需为每行记录访问顺序，4096行需log2(4096)=12位替换位（记录最近访问顺序，实际用计数器或比较器，此处简化为每行需记录被访问的顺序，4096行需12位）。组相联8路：组数=256KB/(64B×8)=512组，组号字段=log2(512)=9位。优点：比全相联减少替换逻辑复杂度，比直接映射降低冲突率；缺点：比全相联命中率略低，比直接映射需要更多比较电路。四、综合题1.（1）取指阶段流程：PC→MAR→主存→MDR→IR；PC+1→PC（假设指令长度16位，按字编址）。执行阶段流程：R[S]→ALU左输入；Imm→ALU右输入；ALU加法→结果→MDR→R[D]（或直接→R[D]，视数据通路设计）。（2）取指微操作：①PC→MAR；②主存读（MAR内容）；③主存数据→MDR；④MDR→IR；⑤PC+1→PC（或PC=PC+1）。（3）溢出检测：Imm和R[S]均为16位带符号数（补码），加法结果若符号位进位与最高数值位进位不同则溢出。需ALU提供进位输出（C_out）和最高位进位（C_in），通过异或门检测溢出（V=C_out⊕C_in）。2.（1）接口结构：包含数据寄存器（8位，输入/输出缓冲）、状态寄存器（含“输入准备好”“输出缓冲空”标志）、控制寄存器（选择输入/输出模式、中断使能）、中断请求逻辑（状态标志与中断使能相与后产生高电平请求）、地址译码器（0x2000x203）。（2）端口分配：0x200：数据端口（输入时读，输出时写）；0x201：状态端口（读时获取“输入准备好