静态随机存取存储器(SRAM)

静态随机存取存储器(SRAM)

目录

i.前言：........................................................................1

2.关于静态存储器SRAM的简单介绍............................................2

3.基本的静态存储元阵列........................................................2

4.基本的SRAM逻辑结构.......................................................3

5.SRAM读/写时序..............................................................7

6.存储器容量的扩充.............................................................8

6.1,位扩展.....................................8

6.2,字扩展.....................................9

6.3.字位扩展.................................................................10

1.前言：

主存(内部存储器〕是半导体存储器。根据信息存储的机理不同可以分为两

类：

静态读写存储器(SRAM)：存取速度快

动态读写存储器(DRAM)：存储密度和容量比SRAM大。

二WL二

VDD

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2.关于静态存储器SRAM的简单介绍

SRAM是采用CMOS工艺的内存。自CMOS发展早期以来，SRAM一直是开

发和转移到任何新式CMOS工艺制造的技术驱动力。

SRAM它实际上是一个非常重要的存储器，用途非常广泛。SRAM数据完整

性可以在快速读取和刷新时保持。SRAM以双稳态电路的形式存储数据。SRAM

目前的电路结构非常复杂。SRAM大部分只用于CPU内部一级缓存及其内置二

级缓存。只有少量的网站服务器及其路由器可以使用SRAMo

半导体存储体由多个基本存储电路组成，每个基本存储电路对应一个二进

制数位。SRAM中的每一位均存储在四个晶体管中，形成两个交叉耦合反向器。

存储单元有两个稳定状态，一般为。和1。此外，还需要两个访问晶体管来控制

存储单元在读或写过程中的访问。因此，存储位通常需要六个MOSFET。

SRAM内部包含的存储阵列可以理解为表格，数据填写在表格上。就像表格

搜索一样，特定的线地址和列地址可以准确地找到目标单元格，这是SRAM存

储器寻址的基本原理。这样的每个单元格都被称为存储单元，而这样的表也被

称为存储矩阵。地址解码器将N个地址线转换为2个N立方电源线，每个电源

线对应一行或一列存储单元，根据地址线找到特定的存储单元，完成地址搜索。

如果存储阵列相对较大，地址线将分为行和列地址，或行，列重用同一地址总

线，访问数据搜索地址，然后传输列地址。

3.基本的静态存储元阵列

如图所示为基本的静态存储元阵列：

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SRAM用锁存器（触发器）作为存储元。（只要直流供电电源一直加在寂个记

忆电路上，它就无期限的保持记忆的1状态或0状态。如果电源断电，则存储

的数据（1或0）就会丢失。）

任何一个SRAM,都有三组信号线与外部打交道：地址线；数据线；控制线。

4.基本的SRAM逻辑结构

SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了一级译码:

将地址分成X向、y向两部分如图所示。

SRAM芯片大多采用双译码方式，以便组织更大的存储容量。采用了二级译

码：将地址分为X向，y向两部分，如图a所示：

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。—J^I/O

I/O输入

控制前译码

输

出

数

据

输出缓冲器

⑶结构图

存储体(256x128x8)：通常把各个字的同一个字的同一位集成在一个芯片

(32Kxl)中,32K位排256x128的矩阵。8个片子就可以构成32KB。

地址译码器：采用双译码的方式(减少选择线的数目)。

A0〜A7为行地址译码线

A8〜A14为列地址译码线

图⑶表示存储容量为32Kx8位的SRAM逻辑结构图。它的地址线共15条,

其中X方向8条(Ao~A7),经行译码输出256行，y方向7条(A8〜A14),经列

译码输出128列,存储阵列为三维结构,即256行X128列x8位。双向数线有

8条，I/O。〜1/0,。向SRAM写入时，8个输入缓冲器被打开，而8个输出级冲

器被关闭，因而8条V0数据线上的数据写入存储阵列中。从SRAM读出时，8

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个输出缓冲器被打开，8个输入缓冲器被关闭，读出的数据送到8条I/O数据线

上。

如图b所示为32Kx8位SRAM的逻缉图：

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I/O0

读与写的互锁逻辑：控制信号中CS是片选信号，CS有效时（低电平），门

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Gl、G2均被打开。0E为读出使能信号，0E有效时（低电平），门G2开启，当

写命令WE=1时（高电平），门G1关闭，存储器法行读操作。写操作时，WE=0,

门G1开启，门G2闭。注意，门G1和G2是互锁的，一个开启时另一个必定关

闭，这样保证了读时不写，写时不读。

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5.SRAM读/写时序

1.读周期

读出时间Taq

读周期时间Tre

2.写周期

写周期时间Twe

写时间twd

3.存取周期

读周期时间Tre二写时间twd

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T•»

「五二地址有效地址xz

I

CS

WE,

有效数据

I/O数据(入)K

(b)写周期(WE低).

图3.6fRAM读/写周期限型图K

举例说明:

例1：图3.5(a)是SRA的写入时序图，其中R/W是读/

写命令控制线，当R/W线为低电平时，存储器按给定

地址把数据线上的数据写入存储器,请指出图3.5(a)

写入时序中的错误，并画出正确的写入时序图。

地址①X②

散树④DC⑤

，带油腼庐73679431

Q)储误时序

6.存储器容量的扩充

6.1•位扩展

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给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多

片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独

分开连接。d二设计要求的存储器容量/选择芯片存储器容量［例］利用1MX4位的

SRAM芯片，设计一个存储容量为1MX8位的SRAM存储器。

解：所需芯片数量=(1MX8)/(1MX4)=2片

设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似,

即地址线、控制线公用，数据线分高4位、低4位，但数据线是双向的，与SRAM

芯片的I/O端相连接，两片同时工作。见下图所示。

地址总线

Ao-A~

款据总我不露

SRAM1

V低4位

V关上式相®.