(整理)出租车计价器的FPGA设计

1、的 FPGA 设计O 引 言FPGA（Field Programmable Gate Array ，现场可编程门阵列）是一种高密度可编程逻辑器件，它支持系统可编程，通过写入不同的配置数据就可以实现不同的逻辑功能。使用FPGA 来设计电子系统，具有设计周期短、易于修改等明显特点，特别适合于进行科学实验、样机研制和电子产品的小批量生产。本文针对FPGA器件，用EDA工具软件Max+P1usU,设计了一种出租车的计价器，它可以以十进制 数的形式，直观地显示出租车行驶的里程和乘客应付的费用，具有一定的实际应用价值。1 系统设计要求所要设计的出租车计价器，要求能够显示里程数和乘客应付的费用，其中里程数精

2、确到0. 1km,乘客应付的费用精确到O 1 元，显示必须以十进制的形式来进行。出租车的计费标准为：起步价6 元，里程在3 km以内均为起步价；里程在 37 km之间时，每行驶1 km增加1. 6元；超过7 km时，每行驶1 km 增加2 4 元。2 系统设计方案该系统的设计可以采用分立元件来搭建，也可以通过单片机来设计，而使用可编程FPGA 来设计，具有设计周期短、易于修改等明显特点，而且随着可编程逻辑器件和EDA 软件的飞速发展，越来越多的电子系统采用FPGA 来设计，一旦该系统达到一定的量产规模，也比较容易转化为ASIC 芯片设计。因此，基于FPGA来设计一个出租车的计价器。本系统在ED

3、A工具软件MAX+plus II中，采用硬件描述语言 Verilog HDL 和原理图设计相结合的方法，进行各个模块的设计，最终将各个模块组成整个系统。出租车能够显示行驶的里程，可以通过车轮的转动产生脉冲，然后通过计数器对脉冲进行计数来实现。假设出租车每行驶 2 m就产生一个脉冲。由于里程数要精确到O. 1 km,也就是100m,因此每经过50个脉冲就要输出一个新的脉冲信号，这里称为100 m 脉冲信号，作为里程计数器的时钟信号，可以通过一个模为 50 的计数器进行分频而得到。里程计数器可以用一个三位BCD 码计数器来实现，最大能显示到999。以前两位为整数，第三位为小数，也就是最大能显示里程

4、 99. 9 km,因为出租车都在市区和近郊活动，三位 BCD码计数器是可以实现 里程计数的。里程计数器每计数1 km 还会周期性地输出一个脉冲信号，称为 1 km 脉冲信号，可以通过一定的组合电路来实现。系统最核心的部分就是计费如何实现。这里就需要设计一个BCD 码的加法器，在起步价的基础上，根据行驶里程的不同，依据计费标准，每增加1 km 加上一个单价，单价的产生可以用Verilog HDL 编写程序来实现。系统的总体设计框图如图1 所示。肘怦100 E抵用甲村图总体设计抵图2. 1单价产生模块单价产生模块的Verilog HDL源程序如下：module jiashut bai, shi

5、Jia)：input3 ：0n bai,shi；outputLll 10 jia;regEll ：0 jia;always (bai or shi)beginif( bai= = 0)beginif(shi> =0&&shiV3) jiaO;else if(= 3&& shiV 7) jia= 12016 ；else if(shi?> = 7) jia 1 2 hO24 ； endelse jia= 12'h021 ? end end mod ale其中输入信号bai和shi就是里程计数器输出的两位整数里程，输出信号jia就是根据计费标准而产

6、生的单价，以三位BCD码的形式输出，以前两位为整数，第三位为小数。即里程在3 km以内时，jia=0 ;里程在 37 km 之间时，jia=016(1 . 6 元)；超过 7 km 时，jia=024(2 . 4 元)。用Verilog HDL编写程序来实现模块功能的优点在于，当出租车的计费标准发生变化时，可以很容易 地通过改写程序来完成新的设计，比起硬件电路的修改要方便得多，这也是用Verilog HDL来实现模块功能的重要优势。2. 2三位BCD码加法器系统中用到了三位BCD码加法器，可以实现三位十进制数的加法运算。加法器输出的结果就是乘客应付的费用，这里同样以前两位为整数，第三位为小数，

7、也就是最大能显示99. 9元。三位BCD码加法器由三个一位BCD码加法器级联而成。一位BCD码由四位二进制数组成， 四位二进制数的加法运算会产生大于9的数字，必须进行适当的调整才会产生正确的结果。一位 BCD码加法器的Verilog HDL源程序如下：module bed b. 5unm.ro)；input3：0j a*b;input cin；oinpiHL_3；03 sumjoutput co；rcg3 ；0 sum?reg cotalways ；(a or b or cin)beginassign =a + b + cin；i( ; coi 5um >5 bOl 001)begin

8、sum= suni + 6 ； co= 1 ； end endend module一位BCD码加法器模块的仿真波形和生成的模块符号如图2和图3所示。9" cin0H 0a br 63-o ：1Nam* Valufi .一400 0ntt600.0 nsSUM|i 0；COAjl .0SUMJ 0国 r。coC1N图2 一位BCD码加法器的仿真波形A50以3 ('IN图3 一住BCD码加法器的横块符号本模块中A和B为输入的一位BCD码，CIN为低位来的进位信号，CO是本片向高位产生的进位输出 信号，SUM是两个数相加的和。三位 BCD码加法器由三个本模块级联而成，其电路原理图和

9、仿真波形如图4和图5所示。E1图4 三位BCD码加法器的他路原理图Ham500 On ti r一i Out1 5Mq2.6ut而A cinF： ,.41 UHOOD一些一上吧JC巴JC0O3_JL9LX 照JCM.X 叱 i蟹 X却明H IQtWTX-MmX .:侬一一3 IK <： |-|H网而 欣I侬X.生JU®JL1O?Jt.2® JIJPJLUJ图5 三位BCI）码加法器的仿其波影2. 3缓冲器模块三位BCD码加法器输出的结果通过缓冲器以后，反馈到输入端重新作为一个加数，在1km脉冲信号的作用下，每来一个脉冲就和单价相加，形成连续累加的功能。缓冲器还有一个控制

10、输入端 LD,LD=O时，在1km脉冲的作用下，输出起步价 6元；LD=1时，在1km脉冲的作用下，输出和输入相等。缓冲器的 Verilog HDL源程序如下:module dffl2(clk Jdtd»q);input clkjd：inputfll ：0j d；outputFll ；0j q?regCll：0 qjalways (posedge elk or negedge Id) beginif(ld= =0) q= 12 H060;else q=d ；endendmodule2. 4整体电路将各个模块按照输入输出关系连接成整体电路如图6所示« 6 曲粗率叶松器衲！E小

11、也骂在整体电路中，clk为最原始的时钟输入端，cr为异步清零端，q11 . . O输出里程，jiaqian11 . . O 输出乘客应付的费用。3系统仿真验证整体电路的仿真波形如图 7所示。<31 M«-AJ Ou*JLilLiDUGH，WOWuu-V CM咽1研B /M E1 LU !itw r i r n i -r*it w ' nr i rr _ _ .，0，”4+1*1!。I tfvFpJ “ +” *1 di，*1) +、$|*“$ 11 -a a-L. _ j, & l jx , 1 LJ. ljj J.J.LU-LU.E j bj lu-lu i内一h 5 V>H|H.bg图7 系统仿真波电从系统仿真波形图7(a)中可以看出，当清零端 cr=O时，里程数立刻清零，乘客应付的费用显示三位十 进制数060(起步价6元)，表示乘客刚上车。当清零端 cr=1时，出租车开始行进，里程和费用都开始计数, 里程显示三位十进制数，前两位为整数，第三位为小数，也就是每行驶100 m计一次数。从系统仿真波形图7(b)中可以看出，行驶到 3 km时，费用由6元增加为7. 6元，行驶到4 km时, 费用由7. 6元增加为9. 2元，在37 km之间时，每行驶 1 km增加